[发明专利]∑－Δ小数频率合成器中∑－Δ调制器时钟控制电路

说明书

技术领域

本发明涉及一种∑-Δ调制器时钟控制技术。特别是涉及一种无论小数型频率合成器中的分频器采用何种结构、DSM采用何种结构，都可以应用以确保分频器读入正确的分频数，并消除数字电路开关翻转对PFD的影响，进而提高系统性能的∑-Δ小数频率合成器中∑-Δ调制器时钟控制电路。

背景技术

如图1所示，基于锁相环结构的频率合成器包括：鉴频鉴相器(PFD)、电荷泵、滤波器、压控振荡器(VCO)和分频器等基本单元。鉴频鉴相器输入一个基准参考频率，同时压控振荡器的输出频率通过分频器分频后也输入到鉴频鉴相器，鉴频鉴相器通过比较这两个输入频率相位的差异，进而控制压控振荡器改变输出频率，从而使输出频率达到目标频率值——基准参考频率乘以分频倍数。在上述锁相环结构的基础上，∑-Δ小数频率合成器实现了小数分频，即分频倍数可以是小数值，而不只限于整数。这种小数分频是通过不断改变分频器的整数分频值使其平均值达到期望小数的方法实现的，分频模数的变化通过∑-Δ调制器(DSM)控制完成。电路中，DSM需要一个时钟信号触发，在每个触发沿DSM的量化输出改变，分频数随之改变。通常，DSM的时钟信号是参考时钟Tref或是压控振荡器输出经分频后的信号，也就是鉴频鉴相器(PFD)的一路输入比较信号Tdiv。但上述两种方案在实际应用中都存在一定问题，导致频率合成器的性能变差，甚至无法锁定。

由于小数频率合成器的分频数是不断变化的，因此分频器中的计数单元要在每一个完整的分频周期结束后读入下一个分频数，通常采用计数单元的溢出信号控制下一个分频数的读入。如果DSM的时钟信号由参考时钟Tref提供就会产生如下问题：若某一个分频后的周期信号超前于参考时钟信号，也就是说在一个完整分频周期后DSM还没有输出新的分频数，分频计数器读入的仍是上一周期的分频数，从而导致平均小数分频值错误。通常分频数越小，这种影响越明显。如果分频数很小，这种偏差将导致输出频率大幅摆动，环路无法锁定。

选择分频后的信号Tdiv作为DSM的时钟信号可以避免上面的问题。但DSM属于数字电路，时钟沿触发后，其内部将有大量MOS管发生开关翻转，而此时也正是PFD进行相位比较的时刻，在系统达到锁定状态后，PFD所比较的信号先后相差极短，如果这种数字开关翻转通过电源或者衬底耦合到PFD上，将使PFD比较出现误差，引起额外的相位偏差，系统的整体噪声性能也将因此而降低。当然对于前一种DSM时钟由参考频率提供的情况，除前述读入分频数错误的问题存在外，由于环路达到锁定时鉴频鉴相器两路输入相位差不大，也会存在DSM数字开关翻转影响PFD相位比较的问题。

发明内容

本发明所要解决的技术问题是，提供一种无论小数型频率合成器中的分频器采用何种结构、DSM采用何种结构，都可以应用以确保分频器读入正确的分频数，并消除数字电路开关翻转对PFD的影响，进而提高系统性能的∑-Δ小数频率合成器中∑-Δ调制器时钟控制电路。

本发明所采用的技术方案是：一种∑-Δ小数频率合成器中∑-Δ调制器时钟控制电路，包括有∑-Δ调制器，接收与外部连接的压控振荡器发过来的VCO信号以及接收∑-Δ调制器所发出的信号的延迟单元。

所述的延迟单元包括有分频器和延迟电路，其中，分频器的输入端接收外部压控振荡器发过来的VCO信号，分频器的输入端还与∑-Δ调制器连接收其所发出的信号；分频器的输出端分别连接外部PFD以及连接延迟电路，延迟电路向∑-Δ调制器输出∑-Δ调制器时钟信号。

所述的延迟电路是由多个非门F组成的倒相器链构成。

所述的∑-Δ调制器为MASH1-1-1结构的∑-Δ调制器。

所述的分频器包括有n/n+1预分频器和与n/n+1预分频器相连并接收其信号的P-S编程计数器，所述的延迟电路采用TSPC-D触发器，其中，n/n+1预分频器的输入端接收压控振荡器发过来的VCO信号，n/n+1预分频器向TSPC-D触发器发出时钟信号，TSPC-D触发器向∑-Δ调制器输出∑-Δ调制器时钟信号，∑-Δ调制器的输出与P-S编程计数器相连；所述的P-S编程计数器的输出端分别至外部PFD以及TSPC-D触发器。

所述的∑-Δ调制器为Single-loop四位三阶调制器。