[发明专利]一种时钟产生电路及设计方法

权利要求书

1.一种时钟产生电路，包括：

输入模块，包括与非门和反相器，用于接收并根据输入信号生成时钟信号传送给缓冲模块和输出模块；

缓冲模块，包括多个反相器，用于接收并根据所述时钟信号生成缓冲信号；

输出模块，包括多个反相器，用于接收并根据所述时钟信号和缓冲信号缓冲输出互不交叠的时钟信号；

其特征在于，还包括：

延时模块，包括CMOS晶体管传输门和PMOS晶体管，用于对时钟信号进行延时，生成延时信号；

其中，所述输入模块、所述缓冲模块和所述延时模块依次连接，所述延时模块生成的延时信号作为输入信号回馈给输入模块；

所述缓冲模块包括第一缓冲模块、第二缓冲模块，所述输出模块包括第一输出模块、第二输出模块、第三输出模块、第四输出模块，所述延时模块包括第一、第二延时模块，其中，

所述输入模块分别与所述第一缓冲模块、第二缓冲模块相连，所述第一缓冲模块与所述第一延时模块相连，所述第二缓冲模块与所述第二延时模块相连，所述第一输出模块、第二输出模块与输入模块相连接，所述第三输出模块与所述第一缓冲模块相连接，所述第四输出模块与所述第二缓冲模块相连接；

所述输入模块接收并根据输入信号、第一延时模块产生的第一延时信号、第二延时模块产生的第二延时信号产生第一时钟信号和第二时钟信号，将所述第一时钟信号发送给所述第一输出模块和所述第一缓冲模块，将第二时钟信号发送给所述第二输出模块和所述第二缓冲模块；

所述第一缓冲模块接收所述第一时钟信号，所述第三输出模块根据所述第一时钟信号缓冲输出第三时钟信号；所述第二缓冲模块接收所述第二时钟信号，所述第四输出模块根据所述第二时钟信号缓冲输出第四时钟信号；

所述第一时钟信号与所述第二时钟信号互不交叠，所述第三时钟信号与所述第四时钟信号互不交叠。

2.根据权利要求1所述的时钟产生电路，其特征在于，所述传输门与PMOS晶体管的栅极串联连接。

3.根据权利要求1所述的时钟产生电路，其特征在于，所述传输门等效为电阻，所述PMOS晶体管等效为电容。

4.根据权利要求3所述的时钟产生电路，其特征在于，所述等效电阻与所述等效电容形成低通滤波电路，对时钟信号进行延时。

5.一种时钟产生电路的设计方法，包括：

构建包括与非门和反相器的输入模块，通过所述输入模块接收并根据输入信号生成时钟信号传送给缓冲模块和输出模块；

构建包括多个反相器的缓冲模块，通过所述缓冲模块接收并根据所述时钟信号生成缓冲信号；

构建包括多个反相器的输出模块，通过所述输出模块接收并根据所述时钟信号和缓冲信号缓冲输出互不交叠的时钟信号；

其特征在于，还包括：

构建包括CMOS晶体管的传输门和PMOS晶体管的延时模块，通过所述延时模块对时钟信号进行延时，生成延时信号；

其中，依次连接所述输入模块、所述缓冲模块和所述延时模块，所述延时模块生成的延时信号作为输入信号回馈给输入模块；

所述缓冲模块包括第一缓冲模块、第二缓冲模块，所述输出模块包括第一输出模块、第二输出模块、第三输出模块、第四输出模块，所述延时模块包括第一、第二延时模块，

将所述输入模块分别与所述第一、第二缓冲模块相连，将所述第一缓冲模块与所述第一延时模块相连，将所述第二缓冲模块与所述第二延时模块相连，将所述第一输出模块、第二输出模块与输入模块相连接，将所述第三输出模块与所述第一缓冲模块相连接，将所述第四输出模块与所述第二缓冲模块相连接。

6.根据权利要求5所述的设计方法，其特征在于，将所述传输门与PMOS晶体管的栅极串联连接。

7.根据权利要求5所述的设计方法，其特征在于，将所述传输门等效为一个电阻，将所述MOS晶体管等效为一个电容。

8.根据权利要求7所述的设计方法，其特征在于，将所述等效电阻与所述等效电容形成低通滤波电路，对时钟信号进行延时。