[发明专利]一种时钟产生电路及设计方法

说明书

技术领域

本发明主要涉及集成电路领域，尤其涉及一种时钟产生电路及设计方法。

背景技术

在∑-Δ模数转换器(ADC，Analog-to-Digital Converter)电路中，普遍采用一种开关电容的积分器电路，为了实现这种积分器，时钟产生电路是一个必备的电路模块。为了使开关电容的积分器电路能够正常工作，实现较高的性能，必须产生一种两相不交叠的时钟信号，即两个这样的时钟信号互为反相信号，并且该两个时钟信号不会同时为高电平。如果没有对时钟信号进行较好的设计而造成两个时钟信号相互交叠，则会使积分过程产生泄漏现象，从而在信号中引入不必要的噪声，影响开关电容的积分器电路的性能。

现有技术中的时钟产生电路，主要基于与非门和反相器来实现，利用宽长绝对值都较大的互补型金属氧化物半导体晶体管(CMOS，Complementary Metal Oxide Semiconductor Transistor)构成的反相器来产生需要的延迟，从而使产生的两个时钟信号不产生交叠。然而这些过多的由大尺寸的CMOS晶体管构成的反相器将会占用很大的芯片面积，提高芯片的制造成本，同时也将增加电路的功耗，不利于低功耗芯片的设计与应用。

发明内容

有鉴于此，本发明的目的在于提供一种时钟产生电路及设计方法，通过本发明达到提高时钟产生电路性能，减小芯片面积，降低芯片生产成本的目的。

本发明提供了一种时钟产生电路，包括：

输入模块，包括与非门和反相器，用于接收并根据输入信号生成时钟信号传送给缓冲模块和输出模块；

缓冲模块，包括多个反相器，用于接收并根据所述时钟信号生成缓冲信号；

输出模块，包括多个反相器，用于接收并根据所述时钟信号和缓冲信号缓冲输出互不交叠的时钟信号；

其特征在于，还包括：

延时模块，包括CMOS晶体管传输门和PMOS晶体管，用于对时钟信号进行延时，生成延时信号；

其中，所述输入模块、所述缓冲模块和所述延时模块依次连接，所述延时模块生成的延时信号作为输入信号回馈给输入模块；

所述缓冲模块包括第一缓冲模块、第二缓冲模块，所述输出模块包括第一输出模块、第二输出模块、第三输出模块、第四输出模块，所述延时模块包括第一、第二延时模块，其中，

所述输入模块分别与所述第一缓冲模块、第二缓冲模块相连，所述第一缓冲模块与所述第一延时模块相连，所述第二缓冲模块与所述第二延时模块相连，所述第一输出模块、第二输出模块与输入模块相连接，所述第三输出模块与所述第一缓冲模块相连接，所述第四输出模块与所述第二缓冲模块相连接；

所述输入模块接收并根据输入信号、第一延时模块产生的第一延时信号、第二延时模块产生的第二延时信号产生第一时钟信号和第二时钟信号，将所述第一时钟信号发送给所述第一输出模块和所述第一缓冲模块，将第二时钟信号发送给所述第二输出模块和所述第二缓冲模块；

所述第一缓冲模块接收所述第一时钟信号，所述第三输出模块根据所述第一时钟信号缓冲输出第三时钟信号；所述第二缓冲模块接收所述第二时钟信号，所述第四输出模块根据所述第二时钟信号缓冲输出第四时钟信号；

所述第一时钟信号与所述第二时钟信号互不交叠，所述第三时钟信号与所述第四时钟信号互不交叠。

该时钟产生电路所述传输门与PMOS晶体管的栅极串联连接。

该时钟产生电路所述传输门等效为电阻，所述PMOS晶体管等效为电容。

该时钟产生电路所述等效电阻与所述等效电容形成低通滤波电路，对时钟信号进行延时。

本发明还提供了一种时钟产生电路设计方法，包括：

构建包括与非门和反相器的输入模块，通过所述输入模块接收并根据输入信号生成时钟信号传送给缓冲模块和输出模块；

构建包括多个反相器的缓冲模块，通过所述缓冲模块接收并根据所述时钟信号生成缓冲信号；

构建包括多个反相器的输出模块，通过所述输出模块接收并根据所述时钟信号和缓冲信号缓冲输出互不交叠的时钟信号；

其特征在于，还包括：

构建包括CMOS晶体管传输门和PMOS晶体管的延时模块，通过所述延时模块对时钟信号进行延时，生成延时信号；

其中，依次连接所述输入模块、所述缓冲模块和所述延时模块，所述延时模块生成的延时信号作为输入信号回馈给输入模块；

所述缓冲模块包括第一缓冲模块、第二缓冲模块，所述输出模块包括第一输出模块、第二输出模块、第三输出模块、第四输出模块，所述延时模块包括第一、第二延时模块，