[发明专利]一种反相器内嵌的可控硅

说明书

技术领域

本发明涉及集成电路技术领域，尤其涉及一种反相器内嵌的可控硅。

背景技术

静电放电是在一个集成电路浮接的情况下，大量的电荷从外向内灌入集成电路的瞬时过程，整个过程大约耗时100ns。此外，在集成电路放电时会产生数百甚至数千伏特的高压，这会打穿集成电路中的输入级的栅氧化层。随着集成电路中的MOS管的尺寸越来越小，栅氧化层的厚度也越来越薄，在这种趋势下，使用高性能的静电防护电路来泄放静电放电的电荷以保护栅极氧化层不受损害是十分必需的。

静电放电现象的模式主要有四种：人体放电模式(HBM)、机械放电模式(MM)、器件充电模式(CDM)以及电场感应模式(FIM)。对一般集成电路产品来说，一般要经过人体放电模式，机械放电模式以及器件充电模式的测试。为了能够承受如此高的静电放电电压，集成电路产品通常必须使用具有高性能、高耐受力的静电放电保护器件。

为了达成保护芯片抵御静电袭击的目的，目前已有多种静电防护器件被提出，比如二极管，栅极接地的MOS管，其中公认效果比较好的防护器件是可控硅(silicon controlled rectifier SCR)。

现有的可控硅结构如图1所示，P型衬底上为阱区，阱区包括N阱和P阱，N阱和P阱上均有两个注入区，分别是N+注入区和P+注入区。其中N阱的注入区设置在远离P阱的一端，P+注入区设置在靠近P阱的一端；P阱的P+注入区设置在远离N阱的一端，N+注入区设置在靠近N阱的一端。一P+注入区设置在N阱和P阱连接处上方并跨接在N阱和P阱之间，所有注入区之间是用浅壕沟隔离(STI)进行隔离。N阱的N+注入区和P+注入区接电学阳极(Anode)，P阱的N+注入区和P+注入区接电学阴极(Cathode)。图2是和该SCR结构相对应的电原理图。

在集成电路的正常操作下，静电放电保护器件是处于关闭的状态，不会影响集成电路输入输出接合垫上的电位。而在外部的静电灌入集成电路而产生瞬间的高电压的时候，这个器件会开启导通，迅速地排放掉静电电流。但是该SCR触发电压一般较高，而且不易调整，这大大限制了其应用范围。针对于此，如图3所示，一种行之有效的解决方案就是通过外加电容、电阻、反相器搭建辅助触发电路，但是这种方案额外增加了一个反相器的面积，增大了成本。

发明内容

本发明提供了一种成本低廉的反相器内嵌的可控硅。

一种反相器内嵌的可控硅，包括P型衬底，P型衬底上设有紧密相连的N阱和P阱，由N阱指向P阱的方向，所述的N阱和P阱上依次设有第一N+注入区、第一P+注入区、第二P+注入区、第二N+注入区、第三N+注入区和第三P+注入区，所述的P阱和N阱边界位于第二P+注入区的下方，第一N+注入区和第一P+注入区之间、第三N+注入区和第三P+注入区通过浅壕沟隔离，第二P+注入区和第二N+注入区紧密相连，第一P+注入区和第二P+注入区之间、第二N+注入区和第三N+注入区之间的N阱或P阱表面覆有多晶硅层，P阱或N阱与多晶硅层通过SiO₂氧化层隔离。

为了使得多个可控硅能够串连使用，N阱和P阱非紧密连接的两端分别设有浅壕沟。

本发明提供的反相器内嵌的可控硅N阱上第一P+注入区和第二P+注入区之间的多晶硅层作为反相器中P管的栅极，P阱中的第二N+注入区和第三N+注入区之间的多晶硅层作为反相器中N管的栅极，跨接于N阱和P阱上第二P+注入区作为反相器中P管的漏极，P阱上的第二N+注入区作为反相器中N管的漏极。

将本发明的反相器内嵌的可控硅应用于集成电路时，电路连接方式如下：

将第二P+注入区和第二N+注入区用金属连接，两个多晶硅层也用金属连接，多晶硅层之间的金属连接线的中间引出两条支线，一条支线通过电阻连接电学阳极，另一条支线又通过电容连接电学阴极。第一N+注入区和第一P+注入区同时连接于电学阳极，第三N+注入区和第三P+注入区同时连接于电学阴极。

本发明提供的反相器内嵌的可控硅经如上方法连接后，该电路可以通过调整电阻和电容的大小来调整可控硅的触发电压，同时整个反相器内嵌于SCR之内，不额外增加面积。

附图说明

图1为现有可控硅的结构示意图；

图2为图1所示可控硅的等效电路原理图；

图3为图1所示可控硅辅助触发电路图；

图4为本发明可控硅的结构示意图；

图5为图4所示可控硅的俯视图。

具体实施方式