[发明专利]一种基于CTGAL的绝热FIFO电路

说明书

技术领域

本发明涉及一种FIFO电路，尤其是涉及一种基于CTGAL的绝热FIFO电路。

背景技术

现有的深亚微米工艺的超大规模集成电路中，低功耗已经成为芯片设计时首要考虑的目标之一。低功耗技术研究已成为集成电路设计中越来越重要的领域。由于绝热CMOS电路采用交流能源，突破传统的由电源→电容→地的一次性能量使用方式，实现由电源→电容→电源的新型能量恢复方式，有效地回收贮藏在电容上的能量，同时降低电流，使在被动元件-电阻上保持非常小的压降，达到显著降低功耗的目的。各种绝热单元电路特别是基于交叉耦合型结构的绝热单元，有效地实现了能量的重复利用，极大地降低了电路的功耗。先进先出存储堆栈(first in first out，FIFO)是一种用来处理不同频率读/写操作间的数据传输问题的数据缓冲器，但是采用传统CMOS电路设计的FIFO，应用较多的是工作在2个不同时钟系统间的异步FIFO，由于许多大电容总线被频繁访问，电路的功耗很大，并且不可避免地会遇到对亚稳态和异步信号的处理等难题，很难将其应用到完整的电路系统。

我们发明的钟控传输门绝热逻辑(clocked transmission gate adiabatic logic，CTGAL)基本电路如图1所示，它是一种采用二相无交叠功率时钟的具有极低功耗的绝热电路，CTGAL的操作分为2级，第一级在钟控时钟Φ的控制下通过2个钟控NMOS管(N₁，N₂)对输入信号(in，in)进行采样；第二级通过自举操作的NMOS管(N₃，N₄)以及组成CMOS-latch结构的P₁，N₅，P₂，N₆对负载充放电，使输出波形完整，极大地降低了电路的功耗。用互补的NMOS逻辑块代替图1中CTGAL基本电路的自举操作的NMOS管(N₃，N₄)，即可得到如图2、图3和图4所示的CTGAL与门、CTGAL或门和CTGAL 2选1数据选择器。

发明内容

本发明所要解决的技术问题是提供一种基于CTGAL的绝热FIFO电路，不仅具有正确的逻辑功能和显著的低功耗特性，而且能有效地避免亚稳态和信号异步等现象。

本发明解决上述技术问题所采用的技术方案为：一种基于CTGAL的绝热FIFO电路，主要由存储电路、读/写操作控制电路和空/满标志产生电路组成，所述的存储电路包括成四行四列分布的十六个存储模块，所述的读/写操作控制电路包括写地址低位计数器、读地址低位计数器、写地址高位计数器、读地址高位计数器及写选择电路组和读选择电路组，所述的空/满标志产生电路的满信号的反信号输出端与所述的写地址低位计数器的功率时钟源输入端连接，所述的空/满标志产生电路的空信号的反信号输出端与所述的读地址低位计数器的功率时钟源输入端连接，所述的写地址低位计数器的进位信号输出端经过一级CTGAL缓冲器与所述的写地址高位计数器的功率时钟源输入端连接，所述的读地址低位计数器的进位信号输出端经过一级CTGAL缓冲器与所述的读地址高位计数器的功率时钟源输入端连接，所述的读地址低位计数器通过读地址列译码器后经过一级CTGAL缓冲器与所述的存储电路中的对应的存储模块连接，所述的写地址低位计数器通过写地址列译码器与所述的存储电路中的对应的存储模块连接，所述的读地址高位计数器通过读地址行译码器后经过一级CTGAL缓冲器与所述的存储电路中的对应的存储模块连接，所述的写地址高位计数器通过写地址行译码器与所述的存储电路中的对应的存储模块连接，所述的写选择电路组和所述的读选择电路组分别与所述的存储电路中的对应的存储模块连接，所述的写地址列译码器的输出端经过一级CTGAL缓冲器与所述的写选择电路组的功率时钟源输入端连接，所述的读地址列译码器的输出端经过九级CTGAL缓冲器与所述的读选择电路组的选择信号输入端连接。

所述的存储模块包括八个双端口存储器，所述的存储器包括存储单元和敏感放大器，所述的双端口存储单元由二个首尾串接而成的反相器和二对存取晶体管构成，所述的存储单元与直流电源连接，所述的敏感放大器为CTGAL基本电路，所述的读地址列译码器的输出端经过九级CTGAL缓冲器与所述的敏感放大器的功率时钟源输入端连接。