[发明专利]一种FPGA加载模式的动态配置电路

说明书

技术领域

本发明涉及FPGA(Field Programmable Gate Array，现场可编程门阵列)加载模式的动态配置技术，具体涉及的是，一种FPGA加载模式的动态配置电路。

背景技术

随着通讯技术的发展，通讯设备越来越复杂，集成度也越来越高，FPGA(Field Programmable Gate Array，现场可编程门阵列)已经是系统中不可或缺的重要成员。FPGA是基于门阵列方式为用户提供可编程资源的，其内部逻辑结构的形成是由配置数据决定的。FPGA的配置引脚可分为两类：专用配置引脚和非专用配置引脚，专用配置引脚只有在配置时起作用，而非专用配置引脚在配置完成后则可以作为普通的I/O口使用。专用的配置引脚有：模式配置引脚M2、M1、M0；时钟配置引脚CCLK；逻辑异步复位配置引脚PROG，启动控制配置引脚DONE及边界扫描配置引脚TDI、TDO、TMS、TCK；非专用配置引脚有数据串行输入配置引脚Din、D0、D7、片选配置引脚CS、WRITE、BUSY、初始化状态配置引脚INIT。在不同的配置模式下，时钟配置引脚CCLK可由FPGA内部产生，也可以由外部控制电路提供。在众多FPGA的生产厂家中，Xilinx公司的FPGA器件方便使用，性能优越，而且得到了越来越多地应用。

Xilinx FPGA的程序加载模式有很多种，最常用的有Slave Serial(从串模式)、Master Serial(主串模式)、Slave SelectMAP(从并模式)、MasterSelectMAP(主并模式)、JTAG模式(Joint Text Action Group，在线测试模式)，加载模式的选择是通过对3个模式配置引脚M0～M2进行选择来实现的。

通常在调试时，使用JTAG加载模式，在此模式下可以使用FPGA器件自带的逻辑分析仪软件，大大加快调试进度。调试完成后实际使用时，则会使用Slave模式(包括Slave Serial或Slave SelectMAP模式)通过CPU加载、或者Master模式(包括Master Serial或Master SelectMAP模式)通过专用芯片加载。

在单板设计调试过程中，往往需要经常在JTAG模式和其他加载模式之间进行切换，以适应不同的调试目的。而且在一些特殊情况下，甚至需要到现场使用JTAG模式进行FPGA程序调试，调试完毕后再恢复到正常使用模式。因此，在设计加载电路时，必须至少考虑JTAG模式与Slave或Master模式之间的切换方法，并尽可能做到灵活、可靠。

为达到上述目的，现有技术中通常有以下两种做法：

(1)在模式配置引脚上制作上下拉电阻，根据实际需要的加载模式焊接相应的电阻，使模式配置引脚M0～M2上呈现所需的电平，从而应用相应的加载模式。

(2)通过短路块连接模式配置引脚M0～M2到所需电平，得到所需加载模式。

上述第(1)种方法，虽然能够在一定程度上解决FPGA不同加载模式的应用需求，但是其不够灵活。因为在电阻一旦焊接以后，就必须使用烙铁等工具才能更改加载模式，这样的做，即使在实验室调试都不是很方便，如果在现场需要进行类似的操作，就更加困难了，所以灵活性差、更改操作不便。而上述第(2)种方法，虽然在灵活性上有所提高，但是由于短路块的可靠性低，从而导致整个系统可靠性的降低。

综上所述，现有技术中未能有效、灵活、方便地解决FPGA加载模式之间相互切换的问题，所以需要进一步的开拓更有效的方法。

发明内容

本发明的目的在于提供一种FPGA加载模式的动态配置电路，其解决了FPGA加载模式的动态配置，操作便捷。

为实现上述目的，本发明采用如下技术方案：

本发明提出了一种FPGA加载模式的动态配置电路，该动态配置电路包括：

一控制电路，该电路的可编程输出端口与待配置的现场可编程门阵列(以下均简称FPGA)的模式配置引脚M0～M2相连，所述控制电路用于向待配置的FPGA提供模式配置所需的控制时序。

其中，所述动态配置电路还包括：缓存电路，所述缓存电路设置在所述控制电路的可编程输出端口与待配置的FPGA的模式配置引脚M0～M2之间。

其中，所述动态配置电路还包括：多个上拉电阻和多个下拉电阻，待配置FPGA的模式配置引脚M0～M2分别通过一所述上拉电阻连接一直流电源的输出端，所述FPGA的模式配置引脚M0～M2分别通过一所述下拉电阻接地。