[发明专利]一种保护电路及使用保护电路的集成电路

权利要求书

1.一种集成电路的保护电路，其特征在于，所述保护电路包括：

电平检测电路，用于检测集成电路中第一电源接入端点和第二电源接入端点的电平；所述电平检测电路，包括第一比较器和第二比较器；该第一比较器的正输入端接第一电源接入端点，负输入端接第二电源接入端点，输出为第一电平检测信号；同时该第二比较器的正输入端接第二电源接入端点，负输入端接第一电源接入端点，输出为第二电平检测信号；第一电平检测信号和第二电平检测信号输出至逻辑控制电路；其中，第一电源接入端点连接该集成电路中PMOS管的漏极，该PMOS管的源极接集成电路电源，第二电源接入端点连接该集成电路中NMOS管的漏极，该NMOS管的源极接地；

逻辑控制电路，根据所述电平检测电路输出的第一电平检测信号和第二电平检测信号，输出逻辑控制信号；

嵌位电路，根据所述逻辑控制电路输出的逻辑控制信号对所述集成电路中以集成电路中第一电源接入端点或第二电源接入端点为发射极的寄生三极管的基极-发射极间电压进行嵌位；

对于该集成电路中所有NMOS管的源漏n+区均在同一p衬底上的情况，当集成电路正常工作时，第一电平检测信号和第二电平检测信号不同时为逻辑0，当发生异常情况时，即异常电平触发以该集成电路中第二电源接入端点为发射极的寄生三极管导通时，第一比较器和第二比较器内部NMOS管n+有源区的电位被拉低至低电平，第一电平检测信号和第二电平检测信号同时为逻辑0；在这种情况下，嵌位电路，根据所述逻辑控制电路输出的逻辑控制信号对所述集成电路中以第二电源接入端点为发射极的寄生三极管的基极-发射极间电压进行嵌位；或

对于该集成电路中所有PMOS管的源漏p+区均在同一n衬底上的情况，当集成电路正常工作时，第一电平检测信号和第二电平检测信号不同时为逻辑1，当发生异常情况时，即异常电平触发以该集成电路中第一电源接入端点为发射极的寄生三极管导通时，第一比较器和第二比较器内部PMOS管p+有源区的电位被拉至高电平，第一电平检测信号和第二电平检测信号同时为逻辑1；在这种情况下，嵌位电路，根据所述逻辑控制电路输出的逻辑控制信号对所述集成电路中以第一电源接入端点为发射极的寄生三极管的基极-发射极间电压进行嵌位。

2.根据权利要求1所述的集成电路的保护电路，其特征在于：对于该集成电路中所有NMOS管的源漏n+区均在同一p衬底上的情况，所述逻辑控制电路为逻辑或非门。

3.根据权利要求1所述的集成电路的保护电路，其特征在于：对于该集成电路中所有PMOS管的源漏p+区均在同一n衬底上的情况，所述逻辑控制电路为逻辑与非门。

4.根据权利要求1所述的集成电路的保护电路，其特征在于：对于该集成电路中所有NMOS管的源漏n+区均在同一p衬底上的情况，所述嵌位电路包括开关和嵌位电源，其中，所述嵌位电源正极与地连接，该嵌位电源负极与开关一端连接，该开关另一端与第二电源接入端点连接。

5.根据权利要求1所述的集成电路的保护电路，其特征在于：对于该集成电路中所有PMOS管的源漏p+区均在同一n衬底上的情况，所述嵌位电路包括开关和嵌位电源，其中，所述嵌位电源正极与开关一端连接，该嵌位电源负极与集成电路电源连接；所述开关另一端与第一电源接入端点连接。

6.一种使用保护电路的集成电路，其特征在于，该集成电路包括保护电路，该保护电路包括：

电平检测电路，用于检测集成电路中第一电源接入端点和第二电源接入端点的电平；所述电平检测电路，包括第一比较器和第二比较器；该第一比较器的正输入端接第一电源接入端点，负输入端接第二电源接入端点，输出为第一电平检测信号；同时该第二比较器的正输入端接第二电源接入端点，负输入端接第一电源接入端点，输出为第二电平检测信号；第一电平检测信号和第二电平检测信号输出至逻辑控制电路；其中，第一电源接入端点连接该集成电路中PMOS管的漏极，该PMOS管的源极接集成电路电源，第二电源接入端点连接该集成电路中NMOS管的漏极，该NMOS管的源极接地；

逻辑控制电路，根据所述电平检测电路输出的第一电平检测信号和第二电平检测信号，输出逻辑控制信号；

嵌位电路，根据所述逻辑控制电路输出的逻辑控制信号对所述集成电路中以集成电路中第一电源接入端点或第二电源接入端点为发射极的寄生三极管的基极-发射极间电压进行嵌位；

对于该集成电路中所有NMOS管的源漏n+区均在同一p衬底上的情况，当集成电路正常工作时，第一电平检测信号和第二电平检测信号不同时为逻辑0，当发生异常情况时，即异常电平触发以该集成电路中第二电源接入端点为发射极的寄生三极管导通时，第一比较器和第二比较器内部NMOS管n+有源区的电位被拉低至低电平，第一电平检测信号和第二电平检测信号同时为逻辑0；在这种情况下，嵌位电路，根据所述逻辑控制电路输出的逻辑控制信号对所述集成电路中以第二电源接入端点为发射极的寄生三极管的基极-发射极间电压进行嵌位；或

对于该集成电路中所有PMOS管的源漏p+区均在同一n衬底上的情况，当集成电路正常工作时，第一电平检测信号和第二电平检测信号不同时为逻辑1，当发生异常情况时，即异常电平触发以该集成电路中第一电源接入端点为发射极的寄生三极管导通时，第一比较器和第二比较器内部PMOS管p+有源区的电位被拉至高电平，第一电平检测信号和第二电平检测信号同时为逻辑1；在这种情况下，嵌位电路，根据所述逻辑控制电路输出的逻辑控制信号对所述集成电路中以第一电源接入端点为发射极的寄生三极管的基极-发射极间电压进行嵌位。