[发明专利]混合衬底上的抗闭锁半导体结构及其制造方法

说明书

技术领域

本发明涉及半导体结构和方法，更具体地，涉及使用具有体区和SOI器件区的混合衬底构造的互补金属氧化物半导体器件电路的抗闭锁半导体结构以及这样的抗闭锁半导体结构的制造方法。

背景技术

互补金属氧化物半导体(CMOS)电路包括n沟道场效应晶体管(nFET)，其中电子载流子负责沟道中的传导，和p沟道场效应晶体管(pFET)，其中空穴载流子负责沟道中的传导。CMOS电路常规上在具有单晶取向的硅晶片上制造，普通是(100)晶向。与(110)晶向的硅相比，电子在(100)晶向的硅中具有较高的迁移率。与此相反，与(100)晶向的硅相比，空穴在(110)晶向的硅中具有较高的迁移率。

认识到该能力以便优化晶体管性能，混合取向技术(HOT)演进以生产混合衬底，其特征为在普通体衬底上具体不同晶向的器件区。使用这样的混合衬底，可以制造具有在(100)晶向的硅器件区中形成的nFET和在(110)晶向的硅器件区中形成的pFET的CMOS电路。因此，可以单独地优化在CMOS电路中不同类型晶体管的性能。

混合衬底可以包括体器件区和绝缘体上半导体(SOI)器件区，其具有不同晶向，或者在某些环境下具有相同晶向。各个SOI器件区与体衬底电隔离并且也与相邻的体器件区电隔离。闭锁可以代表使用混合衬底的体器件区制造的FET的重要课题。对于基于太空的应用，由高能离子辐射和粒子(例如宇宙射线、中子、质子、阿尔法粒子)所产生的电子-空穴对可以引起闭锁。由于在太空飞行系统中不可以容易地更换CMOS电路，所以由闭锁所引起的芯片故障可以证明是灾难性的。因而，对于在自然太空辐射中，以及在陆地环境中的军用系统和其它高可靠性商业应用中的电路工作，设计承载对于闭锁具有高容限的体CMOS器件的混合衬底可以是重要的考虑方面。

各种类型的辐射事件可以导致闭锁或可以导致引起闭锁的电路扰乱。单一事件效应(SEE)由单个粒子引起，典型地是具有3MeV和7MeV之间的能量的阿尔法粒子，并且通常是陆地事件。SEE型事件可以引起单事件扰乱(SEU)，其中单个辐射粒子扰乱存储电路(例如SRAM、DRAM、锁存器、触发器)，或者可以导致多位扰乱(MBU)。SEU和MBU事件都可以导致单事件闭锁(SEL)。单事件瞬态(SET)来自引起电压瞬态的单个辐射粒子，通常通过碰撞组合逻辑。如果SET的瞬态(或短时脉冲波形干扰(glitch))闭锁，则有时称为SEU。单事件功能性中断(SEFI)由单个粒子引起，该粒子导致器件停止作用并且切换至待机模式。单事件栅极破坏表示由撞击晶体管的栅极的单个粒子引起的栅极破坏。总的离子剂量(TID)是由离子辐射所产生的电子-空穴对所导致的在氧化物层中俘获的空穴引起的累计效应。电子-空穴对的电子的迁移率足以从氧化物层逃逸，这导致留下剩余的俘获空穴，其增加泄漏或导通晶体管中的寄生器件。

尽管混合衬底对其试图的目的的成功，仍然需要改善的半导体结构和方法，以便进一步提高使用混合衬底制造的集成电路的闭锁抵抗力。

发明内容

本发明的一实施例涉及一种半导体结构，所述结构包括并置的第一和第二半导体区和在第一和第二半导体区下面的第三半导体区。绝缘层布置在第二半导体区和第三半导体区之间。第一导电区布置在第一半导体区和第三半导体区之间的位置的衬底中。第一和第三半导体区具有相反的导电类型。

本发明的另一实施例涉及一种使用绝缘体上硅衬底的半导体结构的制造方法，所述绝缘体上硅衬底具有半导体层、半导体层下面的第一导电类型的体区、和半导体层和体区之间的绝缘层，所述方法包括：形成开口，所述开口具有与体区相交的底部、和从所述半导体层的顶表面穿过半导体层和绝缘层延伸至底部的侧壁。所述方法还包括在体半导体区中形成第二导电类型且接近开口的底部的导电区，第二导电类型与第一导电类型相反。所述方法还包括用从开口的底部向顶表面外延生长的半导体材料填充开口。

附图说明

被引入且构成本说明书的一部分的附图，与在上述给出的本发明的总体描述和在下面所给出的实施例的详细描述一起，说明了本发明的实施例，并用于解释本发明的原理。

图1-12是根据本发明一实施例的工艺方法的连续的制造阶段的部分衬底的概略截面图。

图13-20是根据本发明一替代实施例的工艺方法的连续的制造阶段的部分衬底的概略截面图。

具体实施方式