[发明专利]半导体装置及其制造方法

说明书

本申请是申请人为三洋电机株式会社、申请日为2004年6月9日，申请号为200410049398.4、发明名称为半导体装置及其制造方法的中国专利申请的分案申请。

技术领域

本发明涉及排列有多个球状导电端子的BGA(Ball Grid Array)型半导体装置及其制造方法。

背景技术

近年来，作为三维安装技术或作为新的封装技术，CSP(芯片尺寸封装(Chip Size Package))正在受到注目。所谓CSP是指具有和半导体芯片的外形尺寸大致相同尺寸的外形尺寸的小型封装。

目前，作为CSP的一种有BGA型半导体装置。该BGA型半导体装置将由焊料等金属部件构成的多个球状导电端子呈格子状排列在封装的一个主面上，并使其与搭载于封装另一主面上的半导体芯片电连接。

在将该BGA型半导体装置组装在电子设备中时，通过将各导电端子压装在印刷线路板上的配线图案上，使半导体芯片与搭载于印刷线路板上的外部电路电连接。

这种BGA型半导体装置与侧部具有突出的引线插头的SOP(SmallOutline Package)或QFP(Quad Flat Package)等其它CSP型半导体装置相比，可设置多个导电端子，且可小型化。该BGA型半导体装置具有作为例如搭载于手机上的数码相机的图像传感器芯片的用途。

图28是表示现有BGA型半导体装置的概略结构的图，图28(A)是该BGA型半导体装置的表面侧的立体图。图28(B)是该BGA型半导体装置的背面侧的立体图。

该BGA型半导体装置101将半导体芯片104介由环氧树脂层105a、105a密封在第一及第二玻璃衬底102、103之间。在第二玻璃衬底103的一个主面上即BGA型半导体装置101的背面上格子状配置有多个导电端子106。该导电端子106介由第二配线110与半导体芯片104连接。在多个第二配线110上连接有分别自半导体芯片104的内部引出的铝制的第一配线107，进行各导电端子106和半导体芯片104的电连接。

下面参照图29进一步详细说明该BGA型半导体装置101的断面结构。图29表示沿切割线分割为一个个芯片的BGA型半导体装置101的剖面图。

在配置于半导体芯片104表面的绝缘膜108上设有第一配线107。该半导体芯片104利用树脂层105a和第一玻璃衬底102粘接。该半导体芯片104的背面利用树脂层105b与第二玻璃衬底103粘接。

第一配线107的一端与第二配线110连接。该第二配线110自第一配线107的一端起在第二玻璃衬底103的表面延伸设置。在延伸设置于第二玻璃衬底103上的第二配线110上形成有球状导电端子106。

上述技术例如记载于以下的专利文献1中。

专利文献1：特表2002-512436号公报

但是，在上述BGA型半导体装置101中，由于第一配线107和第二配线110的接触面积非常小，故有可能在该接触部分断线。第二配线110的分步涂敷也有问题。

发明内容

本发明的半导体装置的制造方法包括：将支承衬底粘接在形成有焊盘电极的半导体衬底的第一主面上的工序；形成自所述半导体衬底的第二主面至所述焊盘电极的表面的通孔的工序；在包含所述通孔内部的所述半导体衬底的第二主面整个面上形成绝缘膜的工序；蚀刻所述绝缘膜，除去所述通孔底部的绝缘膜的工序；形成配线层的工序，所述配线层通过所述通孔与所述焊盘电极电连接，且自所述通孔延伸设置在所述第二主面上；在所述配线层上形成导电端子的工序；将所述半导体衬底分割成多个半导体芯片的工序。另外，还具有在所述绝缘膜上形成缓冲层的工序。

由此，可防止自半导体芯片的焊盘电极至所述导电端子的配线的断线或分步敷层的劣化，可得到可靠性高的BGA型半导体装置。由于导电端子形成于缓冲层上，故可缓和向印刷线路板安装时的冲击，防止半导体装置的损伤。

导电端子形成于比半导体芯片的第二主面高出缓冲层膜厚的量的位置。由此容易吸收该半导体装置向印刷线路板安装时产生的应力，可极大地防止导电端子的损伤。

附图说明

图1是说明本发明实施例1的半导体装置的制造方法的剖面图；

图2是说明本发明实施例1的半导体装置的制造方法的剖面图；

图3是说明本发明实施例1的半导体装置的制造方法的剖面图；

图4是说明本发明实施例1的半导体装置的制造方法的剖面图；

图5是说明本发明实施例1的半导体装置的制造方法的剖面图；