[发明专利]晶片级封装物及制作晶片级封装物的掩模

说明书

技术领域

本发明涉及集成电路封装物(integrated circuit package)，且尤其涉及关于一种晶片级芯片封装物(wafer level chip scale package)及其制造时应用的掩模(mask)。

背景技术

固态电子装置(solid state electronic devices)，即一般通称的半导体芯片或半导体晶粒，其通常由如硅、锗或镓/铟等半导体衬底材料所制成。在上述装置的一表面上形成有沿着其周围区域或中央区域电路设置的输出与输入焊垫，借以形成其与一主要电路装置的电性连接情形。

在固态电子装置制作中，封装(packaging)工序为必须工序之一。封装工序关于半导体芯片的机械上与环境上的保护，且提供了位于半导体芯片上特定位置处与外部电性连结接点间的电性连结关系。

目前通过位于半导体晶粒与衬底上焊点而安装晶粒至衬底上的封装技术包括球栅阵列(ball grid array，BGA)方式、引线接合(wiring bonding)方式与覆晶接合(或称作倒装芯片接合，flip chip bonding)方式等众多方式。通过内部线路(inner traces)的设置有助于重新分布位于衬底底部的焊点。而锡球则可间隔地布植于各焊点上，以作为半导体晶粒与外部电路间电性连结的媒介。

近年来，如晶片级芯片封装物(wafer level chip scale package，WLCSP)的新封装技术则受到瞩目，其属于三维(three-dimensional)封装技术。晶片级芯片封装物提供了具有接近其内所封装的芯片的尺寸的较小封装物。此外，晶片级芯片封装物的优点在于使得重分布线可直接地印刷形成于晶粒的周边区上并作为焊点之用。如此使得在晶粒表面上重新分布一区域阵列成为可能，并使得晶粒的整个区域获得利用。位于重分布线路上的焊点通过覆晶凸块方式所形成，因此晶粒的底部可直接接触于具有细微间隔的焊点的印刷电路板。

发明内容

本发明提供了一种晶片级封装物及制作此晶片级封装物的掩模。

依据一实施例，本发明提供了一种晶片级封装物，包括：

一半导体晶片，具有多个半导体芯片形成于其上，所述半导体芯片仅具有完整多边形的外形；一无电路区，形成于该半导体晶片上，以隔离所述半导体芯片；一支撑结构，大体形成于该无电路区之上，其中形成并环绕该半导体晶片的一边缘的该支撑结构的一部分内具有多个导通孔；以及一透光衬底，形成于该半导体晶片之上，定义出介于所述半导体芯片与该透光衬底之间的多个空室，其中该透光衬底为该支撑结构所支撑。

依据另一实施例，本发明提供了一种晶片级封装物，包括：

一半导体晶片，具有多个半导体芯片形成于其上，所述半导体芯片仅具有完整多边形的外形；一无电路区，定义为形成于该半导体晶片上，以隔离所述半导体芯片；一支撑结构，大体形成于该无电路区之上；一透光衬底，形成于该半导体晶片之上，定义出介于所述半导体芯片与该透明衬底之间的多个空室，其中该透明衬底由该支撑结构所支撑；以及多个透光图案，形成于环绕该半导体晶片的一边缘的该支撑结构的一部分中。

依据一实施例，本发明提供了一种制作晶片级封装物的掩模，适用于定义一支撑结构于一衬底之上，其包括：

一透光衬底；以及多个第一不透光图案，形成于该透光衬底上，其中所述第一透光图案按照阵列形式排列且相互分隔，进而定义出多个元件图案。

本发明通过在环绕晶片边缘的无电路区内的支撑结构内形成多个导通孔，因而可确保半导体芯片的功能性及其上装置的可靠度免于受到粘着层溢出问题的影响。因此，无电路区内的支撑结构间的应力差异可进而降低或甚至消除。

为了让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合附图，作详细说明如下。

附图说明

图1为一示意图，显示了依据本发明一实施例的尚未封装的晶片的俯视情形；

图2为一示意图，显示了沿图1内线段2-2的剖面情形；

图3为一示意图，显示了图1所示晶片的晶片级封装物；

图4与图5为一系列示意图，显示在不同实施例中沿图3内线段4-4的剖面情形；

图6为一示意图，显示了用于制作如图3所示的晶片级封装物的一掩模的布局(layout)；

图7为一示意图，显示了依据本发明另一实施例的晶片级封装物；

图8与图9为一系列示意图，显示了在不同实施例中沿图7内线段8-8的剖面情形；