[发明专利]结构以及集成电路制造方法

说明书

技术领域

本发明通常涉及SIT(侧壁图像转移)方法，以及更具体而言，涉及用于形成多个线宽的SIT方法。

背景技术

在现有技术中，可以使用常规光刻方法形成大于或等于与光刻方法有关的最小CD(临界尺寸)的第一线宽，或可以使用SIT方法形成小于CD的第二线宽。因此，需要用于同时形成大于和小于CD的多个线宽的方法。

发明内容

本发明提供了一种结构制造方法，包括提供一种结构，所述结构包括(a)记忆层，以及(b)在所述记忆层的顶上的侧壁图像转移(SIT)层；构图所述SIT层，产生SIT区域，其中所述构图包括光刻方法；使用所述SIT区域作为掩模定向蚀刻所述记忆层，产生第一记忆区域；以及沿参考方向以缩进距离D缩进所述SIT区域的侧壁，产生包括所述侧壁的SIT部分，其中所述缩进距离D小于与所述光刻方法有关的临界尺寸CD，其中所述第一记忆区域包括沿所述参考方向的第一尺寸W2和第二尺寸W3，并且其中CD＜W2＜2D＜W3。

本发明提供了用于同时形成大于和小于CD的多个线宽的方法。

附图说明

图1-14A示例了根据本发明的实施例形成第一半导体结构；以及

图15-23示例了根据本发明的实施例形成第二半导体结构。

具体实施方式

根据本发明的实施例，图1-14A(透视图)示例了制造集成电路单元100。可以从图1的单元100开始集成电路单元100的制造，图1的单元100包括(i)栅极电极层110，(ii)在栅极电极层110的顶上的记忆层120，以及(iii)在记忆层120的顶上的SIT(侧壁图像转移)层130。应该注意，在晶片上形成栅极电极层110，但为简单起见未示出晶片。在一个实施例中，栅极电极层110包括多晶硅，记忆层120包括氮化硅，以及SIT层130包括SiO₂(二氧化硅)。

接下来，参考图2，在一个实施例中，在SIT层130的顶上形成光致抗蚀剂层210。可以通过将光致抗蚀剂材料旋涂施加到图1的集成电路单元100的顶上来形成光致抗蚀剂层210。

接下来，在一个实施例中，使用常规光刻方法构图光致抗蚀剂层210，产生构图的光致抗蚀剂层210’，如图3所示。

参考图3，假设W1和W2是构图的光致抗蚀剂层210’的两个尺寸。应该注意，W1和W2大于CD(临界尺寸)。临界尺寸是在半导体器件/电路制造期间实际形成而无任何变形或扭曲的几何特征(互连线、接触、沟槽等的宽度)的最小尺寸。应当注意，临界尺寸与图3所描述的构图方法有关。

接下来，参考图3，在一个实施例中，在SIT层130的定向蚀刻期间使用构图的光致抗蚀剂层210’作为掩模，产生SIT区域130’，如图4所示。该定向蚀刻方法可以是RIE(反应离子蚀刻)方法。

接下来，参考图4，在一个实施例中，使用湿法蚀刻方法去除构图的光致抗蚀剂层210’，产生图5的单元100。

接下来，参考图5，在一个实施例中，在记忆层120的定向蚀刻期间使用SIT区域130’作为掩模，产生记忆区域120’，如图6所示。该蚀刻方法可以是RIE方法。

接下来，参考图6，在一个实施例中，使用例如COR(化学氧化物去除)的方法，各向同性蚀刻SIT区域130’，产生SIT区域130”，如图7所示。

参考图7，应该注意，记忆区域120’的部分125和部分126分别具有宽度W1和W2。作为COR方法的结果，D是SIT区域130”的侧壁从其初始位置缩进的距离。假设D＜W1＜W2＜2D＜W3，其中W3是记忆区域120’的部分127的宽度。还假设D＜CD。结果，COR方法仅在记忆区域120’的部分127上产生SIT区域130’(图6)的SIT部分130”，如图7所示。例如，CD＝10nm(纳米)，W1＝14nm，W2＝16nm，W3＝30nm以及D＝9nm。

接下来，参考图8，在一个实施例中，在图7的单元100的顶上形成保护层810。保护层810可以包括聚合物。示例地，通过在图7的单元100的顶上旋涂施加聚合物形成保护层810。

接下来，在一个实施例中，如图9所示，回蚀刻保护层810以便将SIT区域130”的顶表面暴露到周围环境。该蚀刻方法可以是湿法蚀刻或RIE方法。在一个实施例中，蚀刻方法对于SIT区域130”具有选择性。如图9所示，在该蚀刻工艺之后，图8的保护层810的剩余部分称为保护层810’。在该蚀刻工艺之后，必须保留保护层810’所保护的记忆层120’(图7)。