[发明专利]反冲电压抑制电路

权利要求书

1.一种反冲电压抑制电路，其特征在于，包括：一个H桥功率晶体管组、两个 高速比较器、两个逻辑电路、两个控制电路；该H桥功率晶体管组设有四个 输入控制端、两个输出驱动端、一个电源端、一个接地端，该高速比较器设 有一个正输入端、一个负输入端与一输出端，该控制电路设有至少一个逻辑 输入端、一个逻辑输出端，该逻辑电路设有至少一个逻辑输入端、一个逻辑 输出端；

该H桥功率晶体管组包括：四个功率晶体管、四个二极管；这些功率晶 体管以两两串联后再并联的结构连结，而在每一功率晶体管的两端则分别对 应连接一个二极管；每一功率晶体管的另一端则分别对应连接至一个输入控 制端，而这些功率晶体管串联的两个串联点则分别对应连接至两个输出驱动 端；

在该H桥功率晶体管组的两侧，则分别对应设置一个输出驱动端，并在 该侧的上方与下方均设置一个输入控制端；该H桥功率晶体管组的两侧，则 分别对应设置一个控制电路、一个高速比较器、一个逻辑电路；该反冲电压 抑制电路是以反馈连接的方式，分别在该H桥功率晶体管组的两侧，来各自 形成对应的一反馈回路；该反馈回路，是将该H桥功率晶体管组一侧的该H 桥功率晶体管组的一个输出驱动端、一个高速比较器、一个逻辑电路与该H 桥功率晶体管组下方的这一输入控制端依次连接成一回路；

该H桥功率晶体管组的该电源端，均连接至这些高速比较器的负输入端； 分别在该H桥功率晶体管组的两侧，同一侧边的该H桥功率晶体管组的该输 出驱动端则连接至所对应的高速比较器的正输入端，该高速比较器的该输出 端则连接至所对应的逻辑电路的一个逻辑输入端，该逻辑电路的该逻辑输出 端则对应连接至该H桥功率晶体管组下方的输入控制端，控制电路的逻辑输 出端则对应连接至同一侧边的该H桥功率晶体管组上方的输入控制端；

该H桥功率晶体管组的该电源端更设置有一电容，该电容的两端则分别 连接于该电源端与该接地端；该电源端更设置有一萧特基二极管，该萧特基 二极管的两端则分别连接于该电源端与系统电源；该H桥功率晶体管组的这 两个输出驱动端之间则设置有一负载。

2.一种反冲电压抑制电路，其特征在于，包括：一个H桥功率晶体管组、一个 高速比较器、两个逻辑电路、两个控制电路；该H桥功率晶体管组设有四个 输入控制端、两个输出驱动端、一电源端、一接地端，该高速比较器设有两 个正输入端、一个负输入端与两个输出端，该控制电路设有至少一个逻辑输 入端、一个逻辑输出端，该逻辑电路设有至少一个逻辑输入端、一个逻辑输 出端；

该H桥功率晶体管组，包括：四个功率晶体管、四个二极管；这些功率 晶体管分别以两两串联后再并联的结构连结，而在每一功率晶体管的两端则 分别对应连接一个二极管；每一功率晶体管的另一端则分别对应连接至一个 输入控制端，而这些功率晶体管串联连结的两个串联点则分别对应连接至这 两个输出驱动端；

在该H桥功率晶体管组的两侧，则分别对应设置一个输出驱动端，并在 该侧的上方与下方均设置一个输入控制端；该H桥功率晶体管组的两侧，则 分别对应设置一个控制电路、一个逻辑电路；

该H桥功率晶体管组的该电源端，则连接至该高速比较器的负输入端， 这两个输出驱动端则分别对应连接至该高速比较器的这两个正输入端；该高 速比较器的这两个输出端则分别对应连接至这两个逻辑电路的这一逻辑输入 端，这两个逻辑电路的该逻辑输出端则分别对应连接至同一侧边的该H桥功 率晶体管组下方的这两个输入控制端，该控制电路的该逻辑输出端则对应连 接至同一侧边的该H桥功率晶体管组上方的该输入控制端；

该反冲电压抑制电路是以反馈连接的方式，分别在该H桥功率晶体管组 的两侧，来各自形成对应的一个反馈回路；该反馈回路，是将该H桥功率晶 体管组一侧的该H桥功率晶体管组的一个输出驱动端、高速比较器、一个逻 辑电路与该H桥功率晶体管组下方的这一输入控制端依次连接成一回路；

该H桥功率晶体管组的该电源端更设置有一电容，该电容的两端则分别 连接于该电源端与该接地端；该电源端更设置有一萧特基二极管，该萧特基 二极管的两端则分别连接于该电源端与系统电源；该H桥功率晶体管组的这 两个输出驱动端之间则设置有一负载。