[发明专利]去耦合电容电路

说明书

技术领域

本发明是关于一种去耦合电容电路，特别是关于一种以深槽电容来实现的耐高压去耦合电容电路。

背景技术

科技日新月异、不断地进步，人们对于晶粒(die)的集成度、功能等要求亦越来越高。一般晶粒的电源(power)是采用栅极氧化电容(gate oxide capacitor)来作为电源的去耦合电容(power de-coupling capacitor)使用。但由于栅极氧化电容会占据较大的晶粒面积(die area)，因此已不合乎现今高集成度的要求。

发明内容

针对上述问题，本发明的一目的在提供一种去耦合电容电路，而可减少栅极氧化电容所占据的过多晶粒面积。

本发明的一实施例提供了一种去耦合电容电路。该去耦合电容电路包含有多个个串联的深槽电容。每一深槽电容包含至少一个深槽电容胞(cell)。其中，每两深槽电容的连接处形成一节点，每一节点是被偏压在一预设电压范围内。将此设计方式的去耦合电容电路应用在晶粒中，则可利用多个深槽电容平均分担高电压，而提升整体深槽电容的耐压能力，解决现有技术栅极氧化电容占据较大晶粒面积的问题、与单一深槽电容耐压不足的问题。

本发明的另一实施例提供了一种去耦合电容电路。该去耦合电容电路包含有N个相互串联的深槽电容、一组电压分压器、以及N-1个推挽电路，其中N为大于1的正整数。每两个深槽电容的串接处共形成N-1个节点。电压分压器是用以产生2(N-1)个参考电压。而N-1个推挽电路依据该2(N-1)个参考电压选择性地调整该N-1个节点的电压值，藉以将该N-1个节点的电压值控制在预设范围内。依此设计方式，将使串联的每一深槽电容的跨压相等、或成一预设比例，不被深槽电容可能发生的寄生元件或电容缺陷(泄漏电流)所影响。此电路的设计同样可解决现有技术、电容耐压问题，并且更进一步解决深槽电容可能因寄生元件或电容缺陷所造成的电容跨压变动问题。

附图说明

图1A显示本发明一实施例的去耦合电容电路的示意图；

图1B显示图1A的去耦合电容电路的波形图；

图1C显示图1A的去耦合电容电路受到寄生双极性晶体管效应影响的另一波形图；

图1D显示图1A的去耦合电容电路的结构剖面图；

图1E显示图1A去耦合电容电路的寄生晶体管的等效电路图；

图2A显示本发明一实施例的去耦合电容电路的示意图；

图2B显示图2A的去耦合电容电路的波形图；

图3A显示图1A、2A去耦合电容电路的寄生晶体管与模拟缺陷的电阻的等效电路图；

图3B显示第3A、1A、2A图的去耦合电容电路的波形图；

图4显示在三种特定设定下模拟出的波形图。

附图标记说明：

10、20-去耦合电容电路；C10、C20、C30、C11、C21、C31-深槽电容；PP1、PP2-推挽电路；OP1、OP2-运算放大器；T1、T2、T3、P1、N1-晶体管；Rf、R1、R2、R3、ΔR-电阻；div-电压分压器。

具体实施方式

目前的深槽电容(Deep Trench capacitor，DT capacitor)是应用于动态随机存取存储器(DRAM)的记忆胞(cell)中，且深槽电容的面积小、容量大。举例而言，在某一0.11微米动态随机存取存储器的制程中，于同一面积下，深槽电容在布局时的电容大小可达一般厚的栅极氧化电容的56倍、一般薄的栅极氧化电容的37倍之多，因此，若可采用深槽电容作为去耦合电容，即取代栅极氧化电容来使用，则可大量地减少栅极氧化电容所占据的整体晶粒面积、而提高晶粒的集成度。

由于动态随机存取存储器的记忆胞是属于低电压范围的应用，所以大多数深槽电容的厚度被设计的很薄，因此其所能够承受的电压非常低。而若将深槽电容应用在电源(Power)等高电压范围作为去耦合电容使用时，其便会因为无法承受高电压，而产生可靠性(reliability)降低的问题。