[发明专利]一种半导体器件

说明书

技术领域

本发明涉及一种半导体器件，且特别涉及一种增进金属氧化物半导体场效应晶体管性能的半导体器件。

背景技术

现今的半导体技术，常常靠着如强制记忆(Stress memorization)技术的方法来适应器件尺寸缩小的趋势。强制记忆技术用来加速载流子在晶体管沟道中的迁移率(Mobility)以产生更高的驱动电流。器件所受的应力(Stress)或应变(Strain)包含三个方向：与金属氧化物半导体器件沟道的长平行、与器件沟道的宽平行或垂直于沟道平面。平行于器件沟道的长及宽的应变被称为平面应变(In-plane strain)。研究显示一个双轴的平面应变场可以增进N型沟道金属氧化物半导体晶体管的性能，而平行于沟道的长的方向的应变则可以增进P型沟道金属氧化物半导体晶体管的性能。

一个增加应变的方法为使用渐变硅锗外延层(Graded SiGe epitaxy layer)做为衬底(substrate)，以在衬底上形成一层松弛硅锗层(Relaxed SiGe layer)。接着一层硅形成在松弛硅锗层上，而金属氧化物半导体器件又形成在硅元素层上，即具有内在的应变。因为硅锗的晶格常数大于硅，硅薄膜受到同轴性的张力而使载流子增加迁移率。两个硅锗层间的晶格间隔的不同使得渐变硅锗外延层增加了平面应力以符合晶格间隔的差距。然而，如果整个渐变硅锗外延层在这样的应力下，所造成的结漏电流将会更加的显著。

应变也可由应变阻挡层(Strained barrier layer)如金属氧化物半导体器件的氮元素层而形成。然而，应变阻挡层无法产生足够的应力以满足需求。形成应变阻挡层的传统方法有许多缺点，且因为应变阻挡层的特性而使得其效果受到限制。举例来说，应变阻挡层如过厚，将造成之后的间隙填充(Gap filling)难度增高，因此应变阻挡层的厚度将受到限制，所施加的应变也因此受限。而且，在不同的器件如P型沟道金属氧化物半导体器件及N型沟道金属氧化物半导体器件上形成应变阻挡层也相当复杂且耗费成本。

请参考图1，示出一个应变拉伸硅沟道的侧剖面图。由图1说明此结构的形成方法，硅应变层102形成于半导体衬底100上。渐变硅锗外延层104形成于硅应变层102及松弛硅锗层106间。应变硅层108形成于松弛硅锗层106上，栅极介电层112形成于应变硅层108上。更进一步地，源极/漏极区116与栅电极120具有金属硅化物区110。

传统的方法将造成器件性能不佳的情况，其中最大的问题为结漏电流(junction leakage)不佳、硅锗损失(SiGe loss)严重及应变层松弛。

因此，如何设计一个新的半导体器件，而满足应变的需求，为本领域亟待解决的问题。

发明内容

本发明所要解决的技术问题在于提供一种半导体器件，利用在半导体器件上形成双层或三层源极/漏极结构来克服上述结漏电流不佳、硅锗损失严重及应变层松弛的问题，使应变满足需求。

根据本发明的一个实施例，提供一种半导体器件。一沟槽区域位于硅衬底的一漏极及一源极间，一应变层(Strained layer)沉积于漏极及源极间的沟槽内；以及一覆盖层(Capping layer)与应变层接触。

半导体器件还包含位于衬底及应变层间的轻掺杂区。

根据本发明的另一实施例，提供一种半导体器件，包含：衬底；沟槽，位于该衬底的漏极及源极间；应变层，位于该沟槽内，其中该应变层包含碳化硅；以及覆盖层，与该应变层接触，其中该覆盖层包含硅、磷化硅其中之一或其组合。

根据本发明的又一实施例，提供一种半导体器件，包含：衬底；P型沟道金属氧化物半导体晶体管(PMOS)的漏极及源极区，位于该衬底上，该P型沟道金属氧化物半导体晶体管包含：第一应变层，位于该P型沟道金属氧化物半导体晶体管的漏极及源极区内；以及第一覆盖层，与该应变层接触；以及N型沟道金属氧化物半导体晶体管(NMOS)的漏极及源极区，位于该衬底上，该N型沟道金属氧化物半导体晶体管包含：第二应变层，位于该P型沟道金属氧化物半导体晶体管的漏极及源极区内；以及第二覆盖层，与该应变层接触。

本发明的优点在于通过上述结构，在结漏电流、阻抗、增益及应变区松弛等方面提高器件性能。

虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可作各种的改变与变形，因此本发明的保护范围当视后附的权利要求所界定的为准。

为让本发明的上述和其它目的、特征、优点与实施例能更明显易懂，下面结合附图详细说明。