[发明专利]半导体存储器及其操作方法、存储器控制器和系统

说明书

技术领域

本申请涉及一种具有动态存储器单元的半导体存储器，以及一种访问所述半导体存储器的存储器控制器和系统。

背景技术

近年来，伪SRAM日渐安装在例如移动电话的便携式设备上。伪SRAM是一种半导体存储器，其具有DRAM的存储器单元(动态存储器单元)，并且在内部自动执行存储器单元的刷新操作，以操作为SRAM。伪SRAM在没有执行读操作或写操作的时间段期间执行刷新操作，无需例如CPU的控制器对其进行识别。响应于在伪SRAM中周期性产生的内部刷新请求来执行刷新操作。

在这种类型的半导体存储器中，当内部刷新请求与外部访问请求冲突时，首先执行刷新操作和访问操作之一，其后执行刷新操作和访问操作中的另一个。例如，为了防止刷新操作被外部部件识别，将执行刷新操作一次所花费的刷新操作时间包括在外部访问周期时间中。在这种方法中，外部访问时间变长，导致降低了访问效率。

为了执行刷新操作而无需外部部件对其进行识别，并且没有访问效率的任何恶化，已经提议了一种连同写数据一起存储奇偶校验码的半导体存储器(例如日本未决专利申请2003-173676)。在这种半导体存储器中，奇偶校验码的使用使得有可能重新产生读数据而不从正进行刷新操作的存储器块读取数据。进一步地，由于外部访问请求和内部刷新操作彼此不冲突，因此无需将刷新操作时间包括在访问周期时间中。这样防止了外部访问时间增加，导致改进了访问效率。

然而，奇偶校验码的使用需要用于存储奇偶校验码的存储器块、奇偶校验产生电路、纠错电路等。这增加了电路尺寸，从而极大地增加了半导体存储器的芯片大小。

发明内容

根据本发明实施例一方面，提供一种半导体存储器，其包括多个存储体，每个存储体具有动态存储器单元并且独立地操作，并且所述半导体存储器响应于访问请求而操作，所述半导体存储器包括以下部件：主刷新地址计数器，其当主块地址与和所述访问请求对应的访问块地址一致时改变所述主块地址，并且同步于主计数信号依次产生主行地址和主块地址；副刷新地址计数器，其当所述主块地址与所述访问块地址一致时被设置为有效，接收从所述主刷新地址计数器传输的主块地址和主行地址作为副块地址和副行地址，同步于副计数信号依次产生所述副行地址，并且在输出最终副行地址之后被设置为无效；地址选择电路，其在所述主块地址和所述主行地址以及所述副块地址和所述副行地址中选择与所述访问块地址不一致的地址，并且输出选择的地址；计数器控制电路，其响应于刷新请求，输出与由所述地址选择电路输出的地址对应的主计数信号和副计数信号之一；刷新计数器控制电路，其控制所述主刷新地址计数器、所述副刷新地址计数器、所述地址选择电路和所述计数器控制电路的操作，并且使得所述副刷新地址计数器在所述副刷新地址计数器有效的时间段期间以高于所述主刷新地址计数器的优先级而操作；以及操作控制电路，其响应于所述访问请求来执行所述存储体之一的访问操作，并且响应于所述刷新请求来执行所述存储体之一的刷新操作。

附图说明

图1示出了第一实施例的半导体存储器。

图2示出了第一实施例的系统。

图3示出了图1所示的刷新控制电路的细节。

图4示出了图3所示的刷新控制电路的操作的概述。

图5示出了图3所示的刷新控制电路的操作的细节。

图6示出了第一实施例的半导体存储器的操作的示例。

图7示出了第一实施例的半导体存储器的操作的另一示例。

图8示出了第一实施例的对比示例。

图9示出了第一实施例的存储体的操作。

图10示出了第二实施例的半导体存储器。

图11示出了第二实施例的存储体的操作。

图12示出了第三实施例的半导体存储器。

图13示出了第三实施例的存储体的操作。

图14示出了第四实施例的半导体存储器。

图15示出了第四实施例的存储体的操作。

图16示出了第五实施例的半导体存储器。

图17示出了第五实施例的存储体的操作。

图18示出了第六实施例的系统。

图19示出了图18所示的存储器控制器的细节。

图20示出了第六实施例的存储器控制器的操作的示例。

图21示出了第七实施例的系统。

图22示出了图21所示的存储器控制器的细节。

具体实施方式