[发明专利]用于可编程逻辑器件中高速串行接口的与协议无关的自动速率协商

权利要求书

1.一种用于确定以时钟速率运行的可编程逻辑器件串行接口信道 中数据速率模式的方法，所述方法包括：

监控所述信道是否出现单位转换，其中所述单位转换是从“0”到 “1”或从“1”到“0”的转换；和

在预定持续时间内检测到复数数量的所述单位转换时，断定所述 数据速率模式是数据速率基本是所述时钟速率的倍数。

2.根据权利要求1所述的方法，其进一步包括：

最初假设所述数据速率基本等于所述时钟速率；和

没有检测到所述复数数量的所述单位转换时，断定所述最初假设 正确。

3.根据权利要求1所述的方法，其中所述倍数基本等于所述复数 数量。

4.根据权利要求3所述的方法，其中所述倍数和所述复数数量各 自等于2。

5.根据权利要求1所述的方法，其中所述预定持续时间等于预定 数目的时钟周期。

6.根据权利要求1所述的方法，其中所述检测基于相位转换。

7.一种用于可编程逻辑器件的串行接口，所述串行接口具有以时 钟速率运行的信道，且包括：

可操作在第一模式和第二模式下的接收器部分，在所述第一模式 下数据以基本等于所述时钟速率的数据速率被接收，而在所述第二模 式下数据以基本等于所述时钟速率整数倍的数据速率被接收；和

速率协商电路，其基于预定持续时间内在接收数据中检测到的单 位转换的数目确定所述接收器部分在所述第一模式和所述第二模式中 的哪个模式下运行，其中所述单位转换是从“0”到“1”或从“1”到 “0”的转换。

8.根据权利要求7所述的串行接口，其进一步包括：

时钟数据恢复电路，其以所述时钟速率从所述接收数据中提取时 钟；

其中所述时钟数据恢复电路与所述速率协商电路合作以确定所述 接收器部分在哪个所述模式下运行。

9.根据权利要求8所述的串行接口，其中所述时钟数据恢复电路 包括相位检测器；并且

所述相位检测器检测所述单位转换。

10.根据权利要求9所述的串行接口，其中所述相位检测器是开关 式相位检测器。

11.根据权利要求10所述的串行接口，其中所述开关式相位检测 器包括：

四个第一级寄存器，其每个分别由各自正交相位(CLK0、CLK90、 CLK180、CLK270)的恢复时钟进行时控，所述四个第一级寄存器输 出四个各自的第一级信号，该信号表示所述接收数据的延迟相位；和

六个第二级寄存器，所述六个第二级寄存器包括由第二正交相位 (CLK90)的所述恢复时钟时控的第一组三个寄存器和由第四正交相 位(CLK270)的所述恢复时钟时控的第二组三个寄存器；

所述第一组中的所述寄存器接收分别由第一正交相位的所述恢复 时钟(CLK0)、所述第二正交相位的所述恢复时钟(CLK90)、第三正 交相位的所述恢复时钟(CLK180)时控的所述接收数据的所述延迟相 位；

所述第二组中的所述寄存器接收分别由所述第三正交相位的所述 恢复时钟(CLK180)、所述第四正交相位的所述恢复时钟(CLK270)、 所述第一正交相位的所述恢复时钟(CLK0)时控的所述接收数据的所 述延迟相位；及

在两个连续时钟周期中的一个周期内，所述六个第二级寄存器的 预定状态向所述速率协商电路表示所述接收器部分运行在所述第一和 第二模式中的一个特定模式中。

12.一种包括权利要求7所述的串行接口的可编程逻辑器件。

13.一种数字处理系统，其包括：

处理电路；

连接到所述处理电路的存储器；和

如权利要求12所述的可编程逻辑器件，其被连接到所述处理电路 和所述存储器。

14.一种印刷电路板，在其上安装如权利要求12所述的可编程逻 辑器件。