[发明专利]用于可编程逻辑器件中高速串行接口的与协议无关的自动速率协商

说明书

技术领域

【0001】本发明涉及具体在可编程逻辑器件(PLD)中的高速串行接口， 其可以不同数据速率运行。

背景技术

【0002】对于PLD来说，包含高速串行接口以适应高速(即大于1千兆 比特每秒)串行输入/输出(I/O)标准已经变得很普遍。许多这些标准可 以不止一个时钟速率运行。而且，对于任何给定的时钟速率，该时钟速 率可能等于数据速率(这被称为“全速率”运行，其中数据只在时钟信 号的上跃变进行时控(clocked))，或时钟速率可能是数据速率的一半(这 被称为“半速率”运行，其中数据在时钟信号的上跃变和下跃变被时控， 使得该时钟速率是有效数据速率的一半)。但是，时钟和与时钟有关的信 息都不与数据一起被发送是大多数(即使不是全部)高速串行数据协议 的共同特征。相反，时钟必须从数据中恢复。

【0003】为了这个目的，在高速串行数据中使用“时钟数据恢复”技术 是大家所熟知的。此技术使用包括诸如锁相环或延迟锁相环的闭环反馈 系统从串行数据中恢复时钟。

【0004】在时钟已被恢复后，确定数据速率是必要的，例如，该数据速 率可能等于时钟速率(“半速率”模式)或是时钟速率的两倍(“全速率” 模式)，但速率的其它组合是可能的。该确定常常由PLD中的逻辑完成， 该逻辑不管在PLD的可编程逻辑中还是在接口电路中都针对具体的协 议。例如，2006年7月19日提交的、共同待决的普通转让的美国专利申 请号11/490,406介绍了一种自动速率协商机构，其对于一些速率变化取 决于来自指示速率变化是必要的PLD逻辑的信号。这种系统需要逻辑(硬 逻辑或用户可编程逻辑)器件中的规定，这可能依赖于使用的协议(例 如，千兆以太网，串行ATA，1G、2G、4G、或8G光纤信道，串行RapidIO， PCI-Express或PCI-Express 2.0，InfiniBand，SerialLite等)，以辅助速率 协商。

【0005】能够在PLD收发器中提供独立于使用的协议且可独立于PLD其 它电路(remainder)运行的速率协商将是令人期望的。

发明内容

【0006】本发明利用PLD收发器中现有的时钟数据恢复(CDR)电路和 多转换(transition-rich)的编码方案，诸如不论什么协议通常使用的8位 /10位(8B/10B)编码方案来编码高速串行数据。

【0007】本发明可能用来分辨全速率模式下数据信道的运行和半速率模 式下的运行。这可以通过确定单位(single-bit)转换(即从“0”到“1” 到“0”或从“1”到“0”到“1”的数据转换)的两次出现是否发生在 预定时间间隔内来完成。该间隔优选被选择使得单位转换的两次出现意 味着数据信道运行在全速率模式下。

【0008】本发明可能与彼此互为倍数的其它成对速率一起被使用。这样， 如果一个速率是另一个的n倍，则该系统将在链路训练序列内的预定间 隔期间寻求n次转换。

【0009】因此，根据本发明，提供了一种确定以时钟速率运行的可编程 逻辑器件串行接口信道内的数据速率的方法。该方法包括：监控信道是 否出现单位转换；和在预定持续时间内检测到多个所述单位转换时，断 定所述数据速率基本是所述时钟速率的倍数。

【0010】本发明还提供了适合执行所述方法的串行接口和包含该串行接 口的可编程逻辑器件。

附图说明

【0011】参看以下详细说明及后面的附图，本发明的上述和其它优点将 是显而易见的，附图中相同的参考标记指代文中相同的部件，其中：

【0012】图1是包含本发明的收发器信道的优选实施例的结构方块图；

【0013】图2是根据本发明的优选实施例的速率协商电路的结构方块图；

【0014】图3是根据本发明的优选实施例的开关式(bang-bang)相位检 测器的结构方块图；

【0015】图4-8是图解说明根据本发明的优选实施例的速率判定逻辑的运 行的时序图；及

【0016】图9是根据本发明，使用可编程逻辑器件的说明性系统的简化 方块图，该器件包括使用速率协商的收发器。

具体实施方式