[发明专利]高效整流器

说明书

发明领域

本发明涉及半导体器件及其制造方法。更具体地说，本发明涉及功率半导体整流器件及其制造方法。

发明背景

现代功率电路需要具有改良功率开关特性的功率整流器。对于高电压应用，当需要高击穿电压和高工作温度时经常会采用具有高开关速度的P₊/N整流器。对于低电压应用，当需要高开关速度和非常低的正向电压降时经常采用肖特基(Schottky)势垒整流器。肖特基势垒整流器是一种多数载流子器件，它允许在恢复过程中仅仅只有很小的反向电流流过。不幸的是，当工作在升高的温度时，肖特基势垒整流器会承受所不希望出现的高反向漏电流。

已经采用的一些改进措施来改善肖特基整流器的闭塞能力。这类改善方法之一是结势垒肖特基(JBS)整流器，它将P/N结栅极与足够小的肖特基势垒区域相结合，从P₊/N结栅极扩展空间电荷区域，从而消除镜像电荷所引起的肖特基势垒的降低。对于相同的芯片面积和正向电压降而言，JBS整流器可提供漏电流净减大约50％。对于50％占空比的二极管工作而言，这等同于功率损耗中的大约11度绝对温度(开氏温标)的改善。

另一种这类改善方法是沟槽式肖特基，这对于较高的电压应用是十分有利的，在较高的电压应用中，正向电压降超过0.7伏特并且JBS整流器停止作为多数载流子器件的工作。例如，当击穿电压上升到250V时，沟槽式MOS势垒控制肖特基(MBS)整流器具有比P-i-N整流器更低的正向电压降并且仍旧作为多数载流子器件工作。

除了这些高电压应用之外，低电压应用的需求正在增加，然而这些常规的沟槽式肖特基并不能很好的适用。沟槽式肖特基需要，在闭塞状态中，内部沟槽的分开充分的接近，并且本底部分的相邻区域是充分低的掺杂，从而使得在本底部分中所形成的耗尽层以比击穿电压更小的电压耗尽在沟槽之间的本底部分的中间区域。这样能够改善方向电压的闭塞特性。不幸的是，这也会导致肖特基势垒的有效区域的显著减小，因为沟槽可以消耗大于50％的芯片有效面积。

美国专利No.6,979,861披露了一种类似MOS晶体管的两端器件。该专利中的图2显示了这一器件的垂直结构和正向电流流动模式。该器件是一个两端器件：上电极提供与N₊源极、栅极和P本底的直接接触，而下电极是漏极。当将正的电压施加于上电极时实现正向导通。在栅极进入N沟道的条件下，栅极上的正的偏置使得P本底反型，从而允许正向电流流动。栅极上的负的电压不会引起N沟道的形成。P-基极N-漂移区域变成为反向偏置的pin二极管并且提供反向电压。不幸的是，这种器件会呈现出它的寄生N₊/P/N双极性结构，从而导致dV/dt特性变差。

发明内容

本发明通过提供一种改良的半导体整流器件来克服上述问题和限制。一般来说，该器件包括：一层用第一导电类型的掺杂剂使其过饱和的硅，；第一导电类型的本底区域，大致位于过饱和硅层之下且与其相邻；第二导电类型的漂移区域，大致位于本底区域之下且与其相邻；以及第二导电类型的基片，大致位于漂移区域之下。

一般来说，制造上述器件的方法包括如下步骤：在第二导电类型的基片上沉积第二导电类型的漂移区域；将第一导电类型的掺杂剂注入漂移区域从而创建第一导电类型的本底区域；在本底区域上形成一层高级硅化物(例如，硅化钛)；以及使一部分注入的掺杂剂集中在硅化物层和本底区域之间的界面上，从而形成一层用第一导电类型的掺杂剂使其过饱和的硅。

在一个实施例中，第一导电类型是P型，而第二导电类型是N型。于是，在该实施例中，该器件一般包括δP₊₊层、P本底、N漂移区域、N₊基片、阳极和阴极。在该实施例中，P本底大致位于δP₊₊层之下且与其相邻，N漂移区域大致位于P本底之下且与其相邻，N₊基片大致位于N漂移区域之下，阳极大致位于δP₊₊层之上，以及阴极大致位于N₊基片之下。

于是，在该实施例中，制造该器件的方法包括如下步骤：在N₊基片上沉积N漂移区域；将硼注入N漂移区域从而创建P本底区域；在P本底区域上形成一层硅化钛；以及使一部分注入的硼集中在硅化钛层和P本底区域之间的界面区域处从而创建过饱和P掺杂硅的δP₊₊层。

在以下本发明的具体实施方法中详细地讨论了本发明的上述以及其它性能。

附图的简要描述