[发明专利]制造半导体器件的方法及控制系统

说明书

相关申请

本申请基于日本专利申请No.2007-068584，其内容通过引用在此并入。

技术领域

本发明涉及一种制造半导体器件的方法，及控制系统。

背景技术

在近来的半导体元件中，在互连线中的信号传输延迟决定了元件的操作速度。在互连线中的信号传输的延迟常数由互连线的电阻率和相邻的互连线之间的电容的乘积来表示。因此，鉴于提高元件的操作速度，有如下的增长趋势，即，使用介电常数小于传统的二氧化硅(SiO₂)膜的介电常数的低介电常数的材料作为绝缘夹层，并且使用具有小的电阻率的铜(Cu)作为互连线。

由大马士革工艺形成使用铜作为互连材料的多层互连线。在大马士革工艺中，通过蚀刻经由具有形成在其中的预定的图案的抗蚀膜，在绝缘夹层中形成例如互连沟槽和通路孔的凹部，在所述凹部中沉淀阻挡金属膜，以铜膜填充所述凹部，并且通过化学机械抛光(CMP)移除延伸到凹部的外部的部分铜膜及阻挡金属膜，从而形成铜互连线或者铜通路。

在大马士革工艺中，鉴于准确地控制晶体管的操作定时与操作电压与设计一样，在半导体衬底上以相同的尺寸设计的任何互连线应该具有相同的电阻率。因此，有必要准确地形成与设计的互连线及通路一样的互连线及通路。因为如上所述在大马士革工艺中通过以铜膜填充凹部来形成互连线及通路，所以为了理想的尺寸控制，有必要形成具有均匀的截面区域的凹部。换言之，要求凹部的宽度及深度的精确控制。

然而在多层结构中，单独的层具有不同的图案的孔径比(互连线和通路的面积与层的总面积的比，亦称为数据比)。例如，处理大电流的具有大比率的源互连线比的上层趋向于具有大于下层的孔径比的更大的孔径比。考虑到产品的差异，在衬底上的图案的孔径比可以是大约从20到80％。

即使使用具有相同的图案宽度的掩模图案，但是因为图案的孔径比的差异导致可获得的凹部的不同的宽度，还存在问题。为了在多层结构中准确地形成与设计的互连线图案一样的互连线图案，因此，有必要建立即使在不同的图案的孔径比下，对尺寸的波动不敏感的制造工艺。

已经已知了校正与要蚀刻的单独的层的孔径比相对应的尺寸变化的常规技术。

日本特开专利申请No.H9-82691描述了一项技术，即，当要蚀刻的层的孔径比大或者当蚀刻掩膜具有倒锥形轮廓时，缩短蚀刻气体的保留时间，及在相反的情形延长蚀刻气体的保留时间。据报道，该技术成功地减少了由要蚀刻的层的孔径比及蚀刻掩模的锥角所决定的临界尺寸损失。

日本特开专利申请No.H9-326382描述了在确定了由在其内进行蚀刻的开口的面积所决定的蚀刻参数之后执行蚀刻的技术。该文献描述了随着要蚀刻的面积增加降低氯的流速的同时，蚀刻大部分的铝合金的技术。

日本特开专利申请No.2004-311972描述了，不管所要形成的图案，能抑制尺寸偏移而且获得预期的蚀刻轮廓的蚀刻(技术)，通过使用具有表面积相当于要蚀刻的物体的图案的孔径比的聚焦环时允许进行蚀刻，以便控制要被清除的氟根的数量。

顺便而言，随着半导体器件的缩小的推进，对于使用光致抗蚀剂的蚀刻技术，精加工也已经变得更必要了。三层抗蚀剂工艺被认为精加工的方法。在三层抗蚀剂工艺中，首先，在衬底上的层上覆涂厚的下抗蚀剂作为精加工的目标。接着，在该下抗蚀层的上面形成中间膜。进一步地在其上，通过覆涂形成上抗蚀层，上抗蚀层典型地是适合于ArF光刻法的抗蚀膜，上抗蚀层受到光刻曝光和显影，从而形成用作加工的掩模。如果发生任何未对准，只要通过O₂灰化或者通过使用有机溶剂的剥膜移除的上抗蚀层，再次形成上抗蚀层，并且受到光刻曝光及显影。日本特开专利申请No.H7-183194描述了通过高密度等离子体CVD形成三层抗蚀剂的中间膜的技术，目的是在蚀刻下抗蚀层的过程中改善临界尺寸损失及图案轮廓。采用通过低温CVD而形成的SiO₂膜作为此处的中间膜。

日本特开专利申请No.2006-32908描述了通过由ArF抗蚀剂组成的掩模层蚀刻有机抗反射膜的技术，其中通过变化用于产生等离子体而施加的射频功率来控制形成在抗反射膜中的开口的尺寸。据报道，该技术成功地使有机抗反射膜的开口尺寸小于蚀刻之前掩模层的开口图案的尺寸。该文献还描述了，在此有机抗反射膜的蚀刻中，在用于产生等离子体所施加的射频功率的变化可能导致CD偏移，其被定义为在晶圆的中间部分在抗反射膜的底部(底部CD)测量的开口的直径对于在掩模层的顶部(顶部CD)测量的开口的直径的偏移量。