[发明专利]内埋式芯片封装结构及其制作方法

说明书

技术领域

本发明是有关于一种芯片封装结构及其制作方法，且特别是有关于一种内埋式芯片封装结构及其制作方法。

背景技术

一般而言，线路基板主要是由多层经过图案化的线路层(patternedcircuit layer)以及介电层(dielectric layer)交替叠合所构成。其中，图案化线路层是由铜箔层(copper foil)经过光刻与蚀刻工艺定义形成，而介电层配置于图案化线路层之间，用以隔离图案化线路层。此外，相叠的图案化线路层之间是通过贯穿介电层的镀通孔(Plating ThroughHole，PTH)或导电孔道(conductive via)而彼此电性连接。最后，在线路基板的表面配置各种电子元件(主动元件、被动元件)，并由内部线路的电路设计而达到电子信号传递(electrical signal propagation)的目的。

然而，随着市场对于电子产品需具有轻薄短小且携带方便的需求，因此在目前的电子产品中，是将原先焊接于线路基板的电子元件设计为可埋设于线路基板的内部的一内埋元件，如此可以增加基板表面的布局面积，以达到电子产品薄型化的目的。但是在已知使用内埋式芯片的技术中，需先在基板上进行挖孔的步骤，以将芯片配置于基板内。之后，再进行填充绝缘材料的步骤，以使芯片内埋于基板中。然而，在完成上述步骤之后，并无法确保芯片的可操作性(workability)，且若发现内埋芯片与接点的对位有误时，亦无法进行重工(rework)。此外，若基板发生翘曲的情形时，芯片上的凸块可能会与线路层脱离，而使芯片无法正常运作。

发明内容

本发明提供一种内埋式芯片封装结构及其制作方法，以解决已知的内埋式芯片封装结构所遭遇到的问题。

本发明提出一种内埋式芯片封装结构，包括一核心层、一第一增层线路结构以及一第二增层线路结构。核心层具有相对应的一第一表面以及一第二表面，且包括一第一介电层、一导线架、一芯片、一第一信号层以及一第二信号层。芯片配置于该导线架上，且与导线架电性连接，其中此芯片及导线架是内埋于第一介电层中。第一信号层配置于第一介电层的一上表面，且与导线架电性连接。第二信号层配置于第一介电层的一下表面，且与导线架电性连接。第一增层线路结构位于第一表面上，其具有一第二介电层以及一第一表层线路层，且第一表层线路层与第一信号层电性连接。第二增层线路结构位于第二表面上，此第二增层线路结构具有一第三介电层以及一第二表层线路层，且第二表层线路层与第二信号层电性连接。

在本发明的一实施例中，芯片是通过打线接合技术、覆晶接合技术、异方性导电胶、超声波焊接技术或金属真空压合技术与导线架电性连接。

在本发明的一实施例中，核心层还包括多个导电通孔，配置于第一介电层中，使导线架与第一信号层以及第二信号层电性连接。

在本发明的一实施例中，内埋式芯片封装结构还包括多个导电通孔，这些导电通孔是贯穿第二介电层，使第一信号层通过这些导电通孔与第一表层线路层电性连接。

在本发明的一实施例中，内埋式芯片封装结构还包括多个导电通孔，这些导电通孔是贯穿第三介电层，使第二信号层通过这些导电通孔与第二表层线路层电性连接。

在本发明的一实施例中，内埋式芯片封装结构还包括一第一焊罩层，配置于第一表层线路层上，并暴露出至少部分的第一表层线路层。

在本发明的一实施例中，内埋式芯片封装结构还包括一第一抗氧化层，配置于第一焊罩层所暴露的至少部分的第一表层线路层上。

在本发明的一实施例中，内埋式芯片封装结构还包括多个焊球或是多个异方性导电胶，分别配置于这些第一抗氧化层上。

在本发明的一实施例中，内埋式芯片封装结构还包括一第二焊罩层，配置于第二表层线路层上，并暴露出至少部分的第二表层线路层。

在本发明的一实施例中，内埋式芯片封装结构还包括一第二抗氧化层，配置于第二焊罩层所暴露的至少部分的第二表层线路层上。

在本发明的一实施例中，内埋式芯片封装结构还包括多个焊球或是多个异方性导电胶，配置于第二抗氧化层上。