[发明专利]非易失性存储装置及其操作方法

说明书

技术领域

示例性实施例涉及一种半导体装置，更具体地讲，涉及能够存储数据的非易失性存储装置及其操作方法。

背景技术

非易失性存储装置(例如，电可擦除可编程只读存储器(EEPROM)或闪速存储器)即使在电源被关断时也可存储数据，此外，可以从其中擦除存储的数据，并且可以在其中编入新数据。非易失性存储装置可以被用在半导体产品(例如，用于移动装置或便携存储棒的存储介质)中。

近来，随着更小的半导体产品的趋势，半导体产品中使用的非易失性存储装置已经变得高度集成。例如，与平面式非易失性存储装置相比，三维非易失性存储装置在平面中可以具有更高的集成度，并可以使用绝缘体上硅(SOI)基底或纳米线(nanowire)结构来制造。然而，在三维非易失性存储装置中，被用作沟道的半导体层与基底绝缘。因此，与传统的平面式非易失性半导体装置中相同，在使用基底时难以执行擦除操作。然而，可以直接将擦除电压施加到半导体层，但是，会额外需要高压电路，和/或会降低操作速度。

发明内容

示例性实施例提供非易失性存储装置及操作所述非易失性存储装置的方法，所述非易失性存储装置具有优良的操作性能，可以被制成高度集成的结构。

根据示例性实施例，一种非易失性存储装置可以包括：基底电极；半导体沟道层，在基底电极上；浮置栅电极；控制栅电极。浮置栅电极可以具有面对半导体沟道层的一部分。在示例性实施例中，浮置栅电极的一部分和基底电极之间的间隔可以小于半导体沟道层和基底电极之间的间隔。此外，电荷隧穿可发生在浮置栅电极的一部分和基底电极之间。

在示例性实施例中，半导体沟道层可以包含掺杂有P型杂质或N型杂质并且不具有PN结的半导体纳米线。半导体沟道层还可以包括半导体薄膜。在浮置栅电极的一部分和基底电极之间的间隔为5nm至50nm和/或10nm至30nm。

根据示例性实施例，浮置栅电极可以部分地环绕半导体沟道层，浮置栅电极的端部可以延伸超过半导体沟道层并面对基底电极。浮置栅电极的端部可以形成面对基底电极的t形或接头。

根据示例性实施例，浮置栅电极可以完全环绕半导体沟道层。根据示例性实施例，浮置栅电极可以至少具有与半导体沟道层的一侧相邻的第一侧并至少具有面对基底电极的第二侧。控制栅电极可以部分地环绕浮置栅电极的一部分并沿基底电极的方向延伸。此外，绝缘层也可以位于两个相邻层之间，例如，位于基底电极和半导体沟道层之间，和/或位于浮置栅电极和控制栅电极之间。浮置栅电极和基底电极均可以是导电的，并且基底电极可以包含半导体晶片。半导体晶片可以包括沿浮置栅电极的方向延伸的至少一个突起。

根据示例性实施例，提供一种操作非易失性存储装置的方法。在编程操作中，将电荷从半导体沟道层注入到浮置栅电极中。在擦除操作中，将电荷从浮置栅电极去除到基底电极中。根据示例性实施例，在编程操作中，可以将可包括从0V至5V的范围的基底电压施加到基底电极，并且可以将可包括从7V至20V的范围的高于基底电压的编程电压施加到控制栅电极。根据示例性实施例，在擦除操作中，可以将可包括从7V至20V的范围的擦除电压施加到基底电极，并且可以将控制栅电极接地和/或也可以将半导体沟道层接地。

附图说明

通过结合附图进行详细描述，将更清楚地理解示例性实施例。图1至图20非限制性地表示了这里描述的示例性实施例。

图1和图2是示出了根据示例性实施例的非易失性存储装置的剖视图；

图3和图4是示出了操作图1和图2的非易失性存储装置的方法的剖视图；

图5和图6是示出了根据示例性实施例的非易失性存储装置的剖视图；

图7和图8是示出了根据示例性实施例的非易失性存储装置的剖视图；

图9和图10是示出了根据示例性实施例的非易失性存储装置的剖视图；

图11和图12是示出了根据示例性实施例的非易失性存储装置的剖视图；

图13和图14是示出了根据示例性实施例的非易失性存储装置的剖视图；

图15是示出了根据示例性实施例的非易失性存储装置的透视图；

图16是图15的非易失性存储装置的局部截取透视图；

图17是示出了图15和图16的非易失性存储装置的编程操作的示例性仿真的示图；

图18是示出了图15和图16的非易失性存储装置的擦除操作的示例性仿真的示图；

图19是示出了根据传统示例的非易失性存储装置的漏电流特性的曲线图；

图20是示出了根据示例性实施例的非易失性存储装置的漏电流特性的曲线图。

具体实施方式