[发明专利]半导体元件

说明书

技术领域

本发明涉及一种半导体元件，且特别涉及一种金属氧化物半导体场效应 晶体管(metal oxide semiconductor field effect transistor，以下可简称MOSFET) 和其制造方法。

背景技术

在过去的数年间，金属氧化物半导体场效应晶体管持续进行尺寸微缩(包 括栅极长度和栅极氧化层厚度的缩减)，因此使其持续改进速度、性能、电路 密度和单位功能的成本。金属氧化物半导体场效应晶体管应用于部分半导体 基底中的应变沟道区，以进一步增进晶体管的性能。于沟道区产生应变可使 载子的移动速率增加，因此可使N沟道金属氧化物半导体场效应晶体管 (NMOSFET)和P沟道金属氧化物半导体场效应晶体管(PMOSFET)增加性能。 一般来说，N型金属氧化物半导体场效应晶体管的N沟道会沿源极至漏极方 向施加伸张应力，以利增加电子移动率，P型金属氧化物半导体场效应晶体 管的P沟道沿源极至漏极方向施加压缩应力，以增加空穴移动率。现已发展 出许多导引应变至晶体管沟道区的方法。

另一方法于基底的源极/漏极区制作出凹槽，以导引应变至沟道区，举例 来说，针对PMOS元件可于凹槽区中外延成长例如SiGe的应力导引层，以 导引应变至沟道(应力导引层延伸至基底的表面上)。此方法可通过在成长工 艺中的调整锗浓度增加型变应力，然而，于凹槽中增加锗浓度会产生工艺的 挑战。例如，在外延成长工艺中，增加锗浓度会导致硅锗层中较高的差排 (dislocation)和缺陷密度，而工艺的选择性变差和沉积工艺范围亦是考量之 一。

在于源极/漏极区的凹槽中，亦可使用蚀刻停止层制作应力导引层。在此 方法中，此层形成于晶体管上方，如此可利用此应力层施加应力于其下晶体 管的沟道区。NMOS元件和PMOS元件的蚀刻停止层可不同，其称为双接触 蚀刻停止层(dual contact etch stop layer，以下可简称D-CESL)。

然而，升高(raised)的源极/漏极区会缓冲蚀刻停止层的效果，和降低蚀刻 停止层的应力影响。

发明内容

根据上述问题，本发明目的为提供一种新颖的导引应变至沟道区的方 法，以改善晶体管性能。

本发明提供一种半导体元件。第一栅极电极位于基底上。多个第一间隙 壁位于第一栅极电极两侧的基底上。多个第一源极/漏极区位于第一栅极电极 两侧的基底中，其中第一间隙壁延伸至少部分的第一源极/漏极区上方，延伸 超出第一间隙壁的第一源极/漏极区是凹陷，因此，定义多个第一凹槽部分。

根据本发明的半导体元件，还包括蚀刻停止层，位于所述多个第一源极 /漏极区的第一凹槽部分的上方。

根据本发明的半导体元件，其中所述蚀刻停止层为应力薄膜。

根据本发明的半导体元件，其中至少所述多个第一源极/漏极区的第一凹 槽部分包括外延成长材料。

根据本发明的半导体元件，其中所述外延成长材料延伸至所述多个第一 间隙壁下，且在所述多个第一间隙壁下的部分较所述多个第一凹槽部分中的 部分高。

根据本发明的半导体元件，其中所述第一栅极电极、所述多个第一间隙 壁和所述多个第一源极/漏极区形成PMOS晶体管。

根据本发明的半导体元件，其中所述多个第一源极/漏极区的第一凹槽部 分为硅化。

根据本发明的半导体元件，还包括第二栅极电极，形成于所述基底上， 所述第二栅极电极包括多个第二间隙壁和多个第二源极/漏极区，位于所述第 二栅极电极两侧的基底上，所述多个第二源极/漏极区具有第二凹槽部分，所 述多个第二间隙壁不延伸至所述第二凹槽部分上方，所述多个第二源极/漏极 区不是外延成长材料。

本发明提供一种半导体元件，包括：基底；第一栅极电极，位于所述基 底上；多个外延成长区，位于所述第一栅极电极两侧，所述多个外延成长区 与所述第一栅极电极偏移；多个第一间隙壁，位于所述第一栅极电极两侧， 所述多个第一间隙壁延伸至少部分的所述多个外延成长区上方，延伸超出所 述多个第一间隙壁的所述多个外延成长区的表面，具有第一凹槽部分，凹陷 低于所述基底的主表面；及多个第一源极/漏极区，位于所述第一栅极电极的 两侧边，至少所述多个第一源极/漏极区的部分形成于所述多个外延成长区 中。

根据本发明的半导体元件，还包括蚀刻停止层，位于所述多个凹陷的外 延成长区上方。