[发明专利]具有带加固图形的多层布线布置的半导体器件及生产方法

说明书

本申请是申请日为2004年11月8日、申请号为200410088306.3，发明名称为“具有带加固图形的多层布线布置的半导体器件及生产方法”的发明专利申请的分案申请。

技术领域

本发明涉及一种具有包括形成在其中的加固金属图形(reinforcingmetal pattern)的多层布线布置的半导体器件和用于制造这种半导体器件的生产方法。

背景技术

在生产多个半导体器件的典型工艺中，举例来说，制备硅晶片，通过在硅晶片中形成栅格状的精细凹槽(即，划片线)将该硅晶片的表面划分成多个半导体芯片区。然后，用各种公知的方法对硅晶片进行处理，从而在硅晶片上的每个半导体芯片区中制作出各种元件如晶体管、电阻、电容等，并在硅晶片上形成绝缘层，例如二氧化硅层，作为底层。另外，在对应于每个半导体芯片区的绝缘底层的区域中形成由适当的金属材料制成的多个接触栓塞，每个接触栓塞与制作在相应的半导体芯片区中的元件电连接。

随后，利用各种工艺，例如，化学气相沉积(CVD)工艺、光刻工艺、蚀刻工艺、溅射工艺、电镀工艺等，在硅晶片的绝缘底层上构建多层布线布置。

所述的多层布线布置包括至少三个绝缘层间结构：最下面的绝缘层间结构，该结构形成在硅晶片的绝缘底层上，并具有形成在其上的、用于硅晶片上的半导体芯片区的各金属布线布局图形(metal wiringlayout pattern)；至少一个中间绝缘层间结构，该结构形成在最下面的层间结构上，并具有形成在其上的、用于硅晶片上的半导体芯片区的各金属布线布局图形；和最上面的绝缘层间结构，该结构形成在中间绝缘层间结构上，并具有形成在其上的、用于硅晶片上的半导体芯片区的各个多组电极焊盘(electrode pad)。另外，该多层布线布置包括一个钝化层作为保护层，该保护层形成在最上面的绝缘层间结构上，并在其中穿孔，使得电极焊盘露在外面。

借助形成在最下面的绝缘层间结构中的通路栓塞(via plug)，将包括在最下面的绝缘层间结构中的每个金属布线布局图形适当地电连接到为相应的半导体芯片区而设置的接触栓塞。另外，借助形成在中间绝缘层间结构中的通路栓塞，将包括在中间绝缘层间结构中的每个金属布线布局图形适当地电连接到包括在最下面的绝缘层间结构中的相应的金属布线布局图形。另外，借助形成在最上面的绝缘层间结构中的通路栓塞，将包括在最上面的绝缘层间结构中的每组电极焊盘适当地电连接到包括在绝缘层间结构中的相应的一组金属布线布局图形。

在构建多层布线布置后，对硅晶片进行切片处理，其中沿着栅格状的凹槽切割硅晶片，从而将半导体芯片区彼此分开，形成半导体器件(裸芯片)。

上述的每个绝缘层间结构通常由一些分别用不同绝缘材料制成的绝缘层构成。例如，如JP-A-2001-168093中所示，绝缘层间结构由氮化硅(SiN)层、形成在其上的旋涂玻璃(SOG)层和形成在其上的二氧化硅(SiO₂)层构成。由于SOG层相对于SiN层和SiO₂层来说黏附性较差，所以当反复经受热应力作用时，SiN层和SiO₂层容易从SOG层剥落。

因此，在JP-A-2001-168093中提出了在多层布线布置中加入加固金属图形，称为伪布线图形。具体地，两组加固图形(reinforcing pattern)形成在多层布线布置的两个相邻的绝缘层间结构上，并借助形成在所述的两个相邻绝缘层间结构中的上面一个绝缘层间结构中的通路栓塞相互连接，从而防止SiN层和SiO₂层从SOG层剥落。

上述的每个半导体器件(裸芯片)用来制造模塑树脂半导体封装件。在这种情况下，如众所周知的，要对半导体器件进行引线键合(wire-bonding)处理，其中，将金引线键合并连接到半导体器件上的每个电极焊盘。另外，当半导体器件为倒装芯片(flip-chip)型时，将金属突起键合并连接到半导体器件上的每个电极焊盘。在任一种情况下，在将金引线或金属突起键合并连接到每个电极焊盘时，每个电极焊盘要经受物理应力，因而可能在包括在多层布线布置中的绝缘层间结构中产生裂缝。

为了防止绝缘层间结构中产生裂缝，已经有人提出，在多层布线布置中、在每个电极焊盘下面加入加固金属图形，如JP-A-2003-031611中公开的那样。