[发明专利]应用HDP淀积的源－体注入阻挡块的器件结构及制造方法

说明书

技术领域

本发明涉及一种半导体功率器件。更具体地，本发明涉及一种通过应用 低掩模数的，并且基于高密度等离子的制造工艺提供的具有厚底沟道氧化的 沟道栅或分裂栅的MOSFET(金属氧化物半导体场效应晶体管)器件的经改 进的新型制造工艺及器件结构。

背景技术

为了减少半导体功率器件的功耗及提高其开关速度，要求进一步减小栅 电容。通常，在沟道栅MOSFET器件中，通过在沟道栅的沟道底部上形成厚 氧化层实现低栅电容。或者，沟道栅被形成为分裂栅以减小栅电容。但是， 为了在沟道底部上形成厚氧化层或在沟道中形成带有裂隙和互相绝缘的底和 顶栅节段的分裂栅，通常需要附加的工艺步骤。这些附加的工艺步骤可能对 器件产量及成本产生不利影响，并且由于可能在实行更复杂的制造工艺时引 进的潜在误差进一步降低器件可靠性。

因此，在半导体功率器件设计和制造的技术上仍需要在形成功率器件中 提供新型的制造方法和器件结构以使上述问题和限制得到解决。理想的是简 化在沟道栅底部形成厚氧化层的制造工艺。或者，更理想的是简化形成半导 体功率器件的沟道中分裂栅的工艺，从而能够解决技术上的限制。

发明内容

本发明的一个目的是通过应用能够控制目标区域的等离子淀积的新型制 造方法提供一种改进的新型半导体功率器件。该HDP(高密度等离子)淀积 方法能够通过应用沟道底部的厚氧化层的HDP淀积简化该工艺，因此沟道底 部的厚氧化层的形成能够显著简化，故上述技术难题能够得到解决。

尤其是，本发明的另一个目的是通过应用控制预先定义的目标区域中的 绝缘层的HDP淀积技术的新型制造方法提供一种改进的新型半导体功率器 件。该新型HDP方法能够同时淀积沟道底部及台面区域的厚氧化层以作为注 入掩模，因此制造半导体功率器件所要求的掩模数得以减少。

本发明的另一个目的是通过应用控制预先定义的目标区域中的绝缘层的 HDP淀积技术的新型制造方法提供一种改进的新型半导体功率器件。该新型 HDP方法能够同时淀积分裂栅的底栅节段顶部及台面区域上的厚氧化层以 作为注入掩模，因此制造带有分裂栅的半导体功率器件所要求的掩模数得以 减少。

概括地说，为达上述目的，本发明提供一种沟道半导体功率器件，该沟 道半导体功率器件包括沟道栅，该沟道栅从半导体衬底的顶表面开口并由源 区域包围，该源区域在漏区域上方的顶表面附近被包围在体区域中，该漏区 域设置在衬底的底表面上。该半导体功率器件进一步包括设置在体区域边上 的台面区域的顶表面上方的注入离子阻挡块，以阻挡体注入离子和源离子进 入台面区域下方的衬底，由此用于制造半导体功率器件的掩模数能够得以减 少。

所述的注入离子阻挡块进一步包括具有大于0.3微米，且最好在0.5～1.5 微米之间的厚度的氧化层。

所述的注入离子阻挡块进一步包括化学气相淀积(CVD)的氧化层。该 CVD氧化可以应用LPCVD(低压化学气相淀积)或PECVD(等离子体增强 化学汽相淀积)设备，采用硅烷和氧气在低压下淀积。也可以应用APCVD (低温常压化学气相沉积)技术淀积该氧化层。

所述的注入离子阻挡块进一步包括热氧化层。热氧化在900℃～1150℃ 的温度范围内，用氧气或带有氮气的氧气在常压下或经提高的压力下进行。

所述的注入离子阻挡块进一步包括HDP氧化层。该HDP氧化层通常用 作于STI(Shallow Trench Isolation，浅沟道绝缘)的沟道填充氧化，或在深 亚微米技术的平面化多金属化层的时候用作间隙填充电介质。

所述的沟道半导体功率器件进一步包括HDP淀积的具有大于沟道栅侧 壁上的栅氧化层厚度的、设置在沟道栅的底表面上的厚氧化层。并且，所述 的注入离子阻挡块进一步包括具有大于0.3微米，且最好在0.5～1.5微米之 间的厚度、并与设置在沟道栅底表面上的HDP淀积的厚氧化层同时形成的 HDP氧化层。由于HDP工艺本身导致平整的水平表面上比垂直的侧壁区域 或表面上形成更厚的氧化层，因此实现上述要求是完全可能的。

所述的体区域被分离为设置在沟道栅的相对两侧的两个分离的体区域。

所述的体区域构成一个合并的体区域，该体区域从设置在沟道栅的相对 两侧的两个分离的体区域合并，且在该体区域的底部中心附近具有倒V形的 尖顶点。