[发明专利]半导体器件硬掩模图案及其形成方法

权利要求书

1.一种用于形成半导体器件的硬掩模图案的方法，所述方法包括：

在半导体衬底上形成第一硬掩模图案；

形成第二硬掩模图案，所述第二硬掩模图案包括垂直于所述第一硬掩模图案的第一图案和位于所述第一硬掩模图案之间的第二图案；和

在所述第一图案之间形成第三硬掩模图案；

其中形成所述第二硬掩模图案包括：

形成第一辅助层至允许保持由所述第一硬掩模图案形成的阶梯部分的厚度；

在所述第一辅助层上形成第二硬层，使得由所述阶梯部分在所述第一辅助层中限定的间隔由所述第二硬层填充；

通过实施图案化工艺形成第一和第二图案，使得所述第一图案沿垂直于所述第一硬掩模图案的方向保留在所述第一辅助层上并且所述第二图案保留于在所述第一辅助层中限定的间隔中。

2.根据权利要求1所述的方法，还包括：在形成所述第一硬掩模图案之前，在所述半导体衬底上形成下层和第一硬层。

3.根据权利要求2所述的方法，其中所述第一硬层包括旋涂碳(SOC)层。

4.根据权利要求1所述的方法，其中所述第一硬掩模图案包括含Si的底部抗反射涂层(BARC)。

5.根据权利要求1所述的方法，其中所述第一辅助层包含碳聚合物。

6.根据权利要求1所述的方法，还包括在所述第二硬层上形成抗反射层。

7.根据权利要求1所述的方法，其中所述第一硬掩模图案和所述第二图案之间的距离由所述第一辅助层的厚度确定。

8.根据权利要求1所述的方法，其中所述第二硬掩模图案包括含Si的BARC层。

9.根据权利要求1所述的方法，其中形成所述第三硬掩模图案包括：

形成第二辅助层至允许保持由所述第二硬掩模图案形成的阶梯部分的厚度；

在所述第二辅助层上形成第三硬层，使得由所述阶梯部分在所述第二辅助层中限定的间隔由所述第三硬层填充；和

通过实施图案化工艺形成所述第三硬掩模图案，使得所述第三硬层保留在所述第二辅助层限定的间隔中。

10.根据权利要求9所述的方法，其中所述第二辅助层包含碳聚合物。

11.根据权利要求9所述的方法，其中所述第一图案和所述第三硬掩模图案之间的距离由所述第二辅助层的厚度确定。

12.根据权利要求9所述的方法，其中所述第三硬掩模图案包括含Si的BARC层。

13.根据权利要求1所述的方法，其中所述第一、第二和第三硬掩模图案包含相同的材料。

14.根据权利要求1所述的方法，其中所述第一、第二和第三硬掩模图案在彼此不同的层上形成。

15.根据权利要求14所述的方法，其中所述第二硬掩模图案的所述第一和第二图案在彼此不同的层上形成。

16.根据权利要求1所述的方法，其中通过所述第一、第二和第三硬掩模图案形成的间隔是其中将形成接触孔的接触区。

17.根据权利要求16所述的方法，其中所述第一硬掩模图案的间距是所述接触区的间距的两倍。

18.根据权利要求16所述的方法，其中所述第一图案的间距是所述接触区的间距的两倍。

19.根据权利要求16所述的方法，其中所述第二图案的间距是所述接触区的间距的两倍。

20.根据权利要求16所述的方法，其中所述第三硬掩模图案的间距是所述接触区的间距的两倍。