[发明专利]半导体器件硬掩模图案及其形成方法

说明书

相关申请的交叉引用

本申请要求2007年11月29日提交的韩国专利申请10-2007-122647的优先权，其全部内容通过引用并入本文。

技术领域

本发明涉及一种半导体器件硬掩模图案及其形成方法，更具体地涉及当实施用于限定多个接触孔以矩阵形状布置的蚀刻工艺时可使用的半导体器件硬掩模图案及其形成方法。

背景技术

在半导体衬底中形成多个半导体元件例如晶体管，并且形成金属线以电连接半导体元件。半导体衬底的金属线和结区(例如，晶体管的源极或漏极区域)通过接触塞电连接。

在动态随机存取存储器(DRAM)器件的情况下，在半导体衬底中形成晶体管和存储节点接触塞。在形成接触塞之前，在层间电介质中限定接触孔。DRAM器件基于晶体管和电容器的布置进行分类。在4F4 DRAM器件中，存储节点接触塞在单元区域中以矩阵的形状布置。在晶体管形成之后，形成层间电介质，在单元区域中的层间电介质中限定多个接触孔并且所述接触孔以矩阵的形状布置。随着半导体器件集成度的提高，在4F4DRAM器件中的接触孔的布置具有比曝光设备的分辨率极限更小的间距。因此，当形成光刻胶图案用于限定其中将限定接触孔的区域时，必须对光刻胶层实施两次光刻过程。结果，增加了加工成本。此外，难以降低分辨率系数(k1)到低于0.20。

发明内容

本发明的一个实施方案涉及一种半导体器件硬掩模图案及其形成方法，其中仅仅在平面的纵向和横向上实施线型图案化工艺，从而可密集布置硬掩模图案以具有小于曝光设备的分辨率极限的间距。

在一个方面，一种用于形成半导体器件硬掩模图案的方法包括如下步骤：在半导体衬底上形成第一硬掩模图案；形成第二硬掩模图案，其包括基本上垂直于第一硬掩模图案的第一图案和位于第一硬掩模图案之间的第二图案；并且在第一图案之间形成第三硬掩模图案。

在形成第一硬掩模图案之前，可在半导体衬底上形成下层和第一硬层。第一硬层可以形成为旋涂碳(spin-on carbon，SOC)层。第一硬掩模图案可以形成为含硅(Si)的底部抗反射涂层(BARC)。

形成第二硬掩模图案的步骤包括：形成第一辅助层至一定厚度，该厚度允许基本上保持通过第一硬掩模图案形成的阶梯部分；在第一辅助层上形成第二硬层，使得通过阶梯部分在第一辅助层中限定的间隔被第二硬层填充；并且通过实施图案化工艺形成第一和第二图案，使得第二硬层保留在第一辅助层中限定的间隔中，并且还沿基本垂直于第一硬掩模图案的方向保留在第一辅助层上。第一辅助层可由碳聚合物形成。可在第二硬层上另外形成抗反射层。通过第一辅助层的厚度确定第一硬掩模图案和第二图案之间的距离。第二硬掩模图案可形成为含Si的BARC层。

形成第三硬掩模图案的步骤包括：形成第二辅助层至一定厚度，所述厚度允许基本上保持通过第二硬掩模图案形成的阶梯部分；在第二辅助层上形成第三硬层，使得通过阶梯部分在第二辅助层中限定的间隔被第三硬层填充；通过实施图案化工艺形成第三硬掩模图案，使得第三硬层保留在第二辅助层中限定的间隔中。第二辅助层可由碳聚合物形成。通过第二辅助层的厚度确定第一图案和第三硬掩模图案之间的距离。第三硬掩模图案可形成为含Si的BARC层。

优选第一、第二和第三硬掩模图案由相同材料形成，并且第一、第二和第三硬掩模图案在彼此不同的层上形成。第二硬掩模图案的第一和第二图案在彼此不同的层上形成。

通过第一、第二和第三硬掩模图案形成的间隔定义为其中将形成接触孔的接触区。第一硬掩模图案的间距是接触区的间距的约两倍。第一图案的间距是接触区的间距的约两倍。第二图案的间距是接触区的间距的约两倍。第三硬掩模图案的间距是接触区的间距的约两倍。

在另一个方面，一种半导体器件的硬掩模图案包括：在半导体衬底上形成的第一硬掩模图案；包括基本上垂直于所述第一硬掩模图案的第一图案和在第一硬掩模图案之间限定的区域中形成的第二图案的第二硬掩模图案；和在第一图案之间限定的区域中形成的第三硬掩模图案。

第一、第二和第三硬掩模图案可由相同的材料形成。例如，第一、第二和第三硬掩模图案可形成为含Si的BARC层。第一、第二和第三硬掩模图案在彼此不同的层上形成。第二硬掩模图案的第一和第二图案在彼此不同的层上形成。

可在半导体衬底上形成下层和硬层，该硬层可以形成为旋涂碳(SOC)层。