[发明专利]制造半导体器件的方法

说明书

相关申请

本发明要求2007年6月26日提交的韩国专利申请10-2007-0062813的优先权，在此通过引用将其全部内容并入。

技术领域

本发明涉及半导体器件制造技术，更具体涉及制造具有垂直沟道晶体管的半导体器件的方法。

背景技术

随着半导体器件变得高度集成，晶体管的沟道长度逐渐降低。但是，晶体管的沟道长度的降低导致短沟道效应例如漏致势垒降低(DIBL)现象、热载流子效应和穿通效应。为了解决上述局限，已经提出各种方法，例如减小结区深度的方法和通过形成凹陷来增加有效沟道长度的方法。

但是，随着半导体存储器件的集成度增加，尤其是千兆位级动态随机存取存储器(DRAM)，需要尺寸更小的晶体管。即，需要具有小于8F²(F：最小特征尺寸)的器件面积(优选4F²的器件面积)的千兆位DRAM的晶体管。因此，即使晶体管的沟道长度按比例缩小，其中栅极电极形成在半导体衬底上以及结形成在栅极电极的每一侧上的传统平面晶体管难以具有满足所要求的器件面积。一种解决方案是使用垂直沟道晶体管。

图1说明传统具有垂直沟道晶体管的半导体器件的透视图。

参照图1，多个柱状物P形成在衬底100上。柱状物P由与衬底100相同的材料制成，并且排列在互相垂直的第一方向X-X’和第二方向Y-Y’。通过使用硬掩模图案(没有示出)蚀刻衬底100形成柱状物P。

围绕柱状物P且沿着第一方向X-X’延伸的掩埋位线101在第一方向X-X’上排列的柱状物P之间的衬底100上形成。在衬底100中通过杂质注入形成掩埋位线101，并且该掩埋位线101被隔离沟槽T隔开。

在柱状物P的周围，形成围绕柱状物P的栅极电极(没有示出)。形成字线102，该字线102电连接至栅极电极并在第二方向Y-Y’延伸。

在该柱状物P上形成存储电极104。接触塞103可插入柱状物P与存储电极104之间。

由于在上述半导体器件中在垂直于衬底表面的方向上形成沟道，因此可增加晶体管的沟道长度而不考虑器件面积。因此，可防止短沟道效应。此外，由于栅极电极围绕柱状物，因此增加晶体管的沟道宽度，使得可改善晶体管的操作电流。

然而，在形成降低器件特性的掩埋位线的工艺期间产生限制。该问题将参照图2A与2B在下面进行详细说明。

图2A与2B说明制造具有垂直沟道晶体管的传统半导体器件的方法的横截面图。具体地，图2A与2B为沿着第1图的虚线Y-Y’的横截面图。此外，由于提供图2A与2B以说明在形成掩埋位线的工艺期间所发生的问题，因此将提供简要说明。

如图2A中所示，所提出的结构包括具有在第一方向和第二方向上排列的多个柱状物P的衬底200、形成在柱状物P上的硬掩模图案201、及围绕柱状物P的下部的栅极电极202。然后，在柱状物P之间的衬底200中掺杂位线杂质，以形成位线杂质区203。此时，位线杂质的掺杂可通过离子注入来实施。

如图2B中所示，在整个衬底结构上形成绝缘层204，并接着实施平坦化。

在平坦化的绝缘层204上形成光刻胶图案(没有图示)。使用光刻胶图案作为蚀刻掩模蚀刻绝缘层204，使得衬底200部分暴露出。蚀刻暴露的衬底200至给定深度。因此，在第一方向排列的柱状物P各列之间的衬底200中形成隔离沟槽T，其沿着平行于第一方向的方向延伸。此时，隔离沟槽T形成为具有一定深度，该深度延伸至位线杂质区203下方。因此，限定围绕柱状物P并沿着第一方向延伸的掩埋位线203A。

接着，虽然在图中没有示出，但顺序实施形成电连接至栅极电极并沿着第二方向延伸的字线的工艺、移除硬掩模图案201以暴露出柱状物P的工艺、及在暴露的柱状物P上形成接触塞和存储电极的工艺。

然而，在与传统使用金属层的位线的电阻比较时，由于掩埋位线203A通过杂质注入形成，因此掩埋位线203A的电阻Rs增加。特别地，当减少器件的面积时，由杂质掺杂所形成的位线的电阻增加。图3说明与器件面积相应的位线电阻。此外，在由杂质掺杂所形成的位线的界面处存在耗尽区，使得位线电容增加。

发明内容

本发明提供一种制造具有垂直沟道晶体管的半导体器件的方法，其中通过使用代替传统杂质掺杂工艺的硅化物形成工艺来形成位线。