[发明专利]半导体器件和数据处理系统

说明书

相关申请的交叉引用

在此通过参考引入2007年4月17日提交的日本专利申请No.2007-107772的全部公开内容，包括说明书、附图和摘要。

技术领域

本发明涉及一种具有用于测试外部存储器的内置自测(BIST)电路的半导体器件，并涉及一种当应用于片上系统形式的半导体器件以及其中安装有存储器芯片连同片上系统形式的数据处理器的系统封装形式的半导体器件时有效的技术。

背景技术

在完成本发明之后进行的现有技术检索中，找到以下已知文献。日本未审专利公开No.2004-093433描述了一种用于使用TAP(测试存取端口)控制器直接执行闪速存储器的操作测试的技术。诸如命令和地址的测试信息通过使用扫描链直接提供给闪速存储器，其中通过TAP控制器控制输入/输出。日本未审专利公开No.2005-332555描述了一种用于执行待测试的SDRAM的性能比较的BIST电路，其中基于通过使用TAP控制器输入的控制信息生成测试图案，并提供给SDRAM，并且来自SDRAM的输出被输入到BIST电路。日本未审专利公开No.Hei10(1998)-069800描述了一种半导体集成电路，其具有用于在测试期间刷新存储器电路的测试电路。

发明内容

本发明已经研究了以下关于能够访问外部存储器的诸如数据处理器的半导体集成电路中外部存储器自测功能的要点。例如，发明人已经研究了通过连接在互相不同的半导体芯片中形成的数据处理器和诸如DDR2-SDRAM的外部存储器而作为一个SIP(系统封装)形成的半导体模块。由此，根据半导体集成电路的制造商的不同，外部存储器的规范不同。即使在外部存储器的规范符合JEDEC标准的情况下，其也受限于封装的外部端子功能和端子布置。根据每个制造商的不同，芯片的内部规范不同。在用于这种外部存储器的BIST电路并入在数据处理器中的情况下，根据外部存储器的规范来区别BIST电路是无效的。可能允许CPU来执行用于由存储器控制器进行的测试的测试程序，而不使用BIST电路；然而，为了执行各种存储器测试，存储器控制器的规范必须充分公开。在基于客户规范设计存储器控制器或者按照原样使用诸如IP(知识产权)模块的设计装备的情况下，测试功能不可避免地受到约束。考虑到这些情况，已经发现，采用可广泛适应于待测试存储器的规范之间的不同的BIST电路对于降低测试设计成本是有用的。然而，在任何上述文献中都没有这种观点的描述。

本发明的目的是提供一种半导体器件，其可以降低能够访问外部存储器的电路的测试设计成本。

本发明的另一目的是提供一种半导体器件，其可以根据待测试的存储器的规范的不同容易地支持存储器测试。

本发明的上述和其他目的和新颖特征将从本说明书的描述和附图变得明显。

以下将简要描述本发明的代表性方面。

即，包括内置自测电路，用于响应于对能够连接到存储器接口的外部存储器的访问请求，独立于用于执行存储器控制的处理单元，测试外部存储器，以及例如使用TAP控制器来控制内置自测电路并参考测试结果。采用多路复用器来根据通过TAP控制器从外部输入的控制信息可切换地选择处理单元或内置自测电路作为用于连接到存储器接口的电路。内置自测电路根据通过TAP控制器输入的指令可编程地生成和输出用于存储器测试的地址、数据和命令，并将从外部存储器读取的数据与预期数据进行比较。

这样，自测的内容不受处理单元的功能的限制。由于内置自测电路可以响应于来自TAP控制器的根据待测试存储器规范的指令生成用于存储器测试的地址、数据和命令；可以减少根据待测试存储器规范的不同的BIST电路的个别设计改变。

下面将简要描述本发明的代表性方面的有益效果。

可以降低半导体集成电路中能够访问外部存储器的电路的测试设计成本。

此外，可以根据待测试的存储器的规范的不同容易地支持存储器测试。

附图说明

图1是示出作为根据本发明的半导体器件的例子的半导体模块的框图。

图2是示出TAPCNT的细节的框图。

图3是示出作为BISTC的细节的、用于通过测试图案和配置对DDR2-SDRAM所进行的存取操作的地址、数据和命令的路径的框图。

图4是示出作为BISTC的细节的、关注于扫描路径与TAPCNT的连接链的配置的框图。

图5是示出BISTCNT的输入和输出信号的细节的框图。

图6是示出MTAPG的具体配置的框图。