[发明专利]堆叠式芯片封装结构及其制作方法

说明书

技术领域

本发明涉及一种堆叠式芯片封装结构及其制作方法，且特别涉及一种薄型化的堆叠式芯片封装结构及其制作方法。

背景技术

目前电子产品随着市场的需求及在先进工艺技术相互配合之下，再加上各项3C产品不断强调可携式的便利性和市场需求的普及化，传统的单一芯片封装技术已逐渐无法满足日渐新颖化市场需求，具备轻、薄、短、小的产品特性和增加封装密度及低成本特性的设计制造已经是众所皆知的产品趋势。因此，在轻、薄、短、小的前提下，将各种不同功能的集成电路(IC)利用各种不同堆叠的封装方式整合来减少封装体积和封装厚度，是目前各种封装产品开发市场研究的主流。以目前各式各样量产封装产品而言，其中POP(Package onPackage)和PIP(Package in Package)的产品就是因应时代趋势所研发的主流新产品。

图1表示为现有的一种PIP结构的剖面示意图。请参考图1所示，PIP的封装方式是将一个单独且未上锡球的封装体120通过间隔物(spacer)130堆叠至另一封装体110的芯片114上。之后，再一起进行封胶的封装工艺。其中，封装体110具有基板112及依序堆叠在基板112上的芯片114及芯片116，而封装体120具有基板122及堆叠在基板122上芯片124。

图2表示为现有的一种POP结构的剖面示意图。请参考图2所示，POP的封装方式则是将两个独立的封装体210、220经过封装及测试后以表面黏着的技术迭合，且透过焊球230彼此电性连接，以形成POP封装结构。其中，封装体210具有基板212以及堆叠在基板212上的芯片214、216，而封装体220具有基板222以及堆叠在基板222上的芯片224。

随着电子产品的功能日趋复杂化，在POP及PIP封装结构中所需堆叠的芯片的数目也日益增加，因此，在封装工艺中如何控制芯片的厚度以减少芯片堆叠的空间，进而减少堆叠而成的封装结构的厚度，实为亟待解决的难题之一。

发明内容

本发明的目的是提供一种堆叠式芯片封装结构，此堆叠式芯片封装结构的芯片具有较薄的厚度，以有效降低堆叠式芯片封装结构其整体的厚度。

本发明的另一目的是提供一种堆叠式芯片封装结构的制作方法，此制作方法是将多个第一芯片分别配置在第二晶圆上，之后，再进行研磨第一芯片背部的步骤。通过重复执行上述步骤，以达到降低芯片厚度的目的，进而降低堆叠而成的封装结构的厚度。

为达上述或是其它目的，本发明提出一种堆叠式芯片封装结构，其主要包括封装结构、对接基板以及多个第二凸块。此封装结构包括第一芯片、第二芯片、多个第一凸块以及第一底胶。第一芯片是配置在第二芯片上。这些第一凸块是配置在第一芯片与第二芯片之间，使第一芯片透过这些第一凸块与第二芯片电性连接。第一底胶填充于第一芯片与第二芯片之间，且包覆上述第一凸块。封装结构是以倒置的方式配置在对接基板上，使第一芯片位于第二芯片与对接基板之间。这些第二凸块是配置在第二芯片与对接基板之间，使第二芯片透过这些第二凸块与对接基板电性连接。

在本发明的一实施例中，上述的第一凸块是金凸块或是钉状凸块。

在本发明的一实施例中，上述的第二凸块是金凸块或是钉状凸块。

在本发明的一实施例中，各个第二凸块是由两个凸块单元堆叠而成。

在本发明的一实施例中，对接基板是晶圆或是印刷电路板。

在本发明的一实施例中，堆叠式芯片封装结构还包括第二底胶，填充在第二芯片与对接基板之间，且包覆上述第二凸块、第一芯片以及第一底胶。