[发明专利]具有多晶粒并排配置的半导体组件封装结构及其方法

说明书

技术领域

本发明是关于一种半导体组件封装结构，特别是关于一种具有晶粒容纳通孔及连接通孔的半导体组件封装结构及其方法，此结构可缩减封装尺寸并改善产品质量及可靠度。

背景技术

近年来，高科技电子制造工业推出了许多丰富功能及人性化的电子产品。半导体科技的快速发展引领了众多的快速进展，如半导体封装尺寸的缩减、多针脚(multi-pin)的采用、微间距(fine pitch)的采用以及电子组件的小型化(minimization)等。硅片级封装(Wafer Level Package，WLP)的目的以及优点包含了减少制造成本、降低由较短导线径(conductive line path)所产生的寄生电容(parasitic capacitance)及寄生电感(parasitic inductance)效应、及取得较佳的讯号噪声比(Signal to Noise Ratio，SNR)。

由于一般封装技术必须先将硅片上的晶粒分割为个别晶粒，而后将晶粒分别封装，因此上述技术的工艺十分费时。由于晶粒封装技术受到集成电路的发展高度影响，因此当电子组件的尺寸要求越来越高时，封装技术的要求也越来越高。基于上述理由，现今的封装技术已逐渐趋向采用球门阵列封装(ball grid array，BGA)、芯片倒装球门阵列封装(flip chip ball gridarray，FC-BGA)、芯片尺寸封装(chip scale package，CSP)、硅片级封装的技术。应可理解「硅片级封装」意指硅片上所有封装与交互连接结构以及其它工艺步骤，是于切割(singulation)为个别晶粒前完成。一般而言，在完成所有装配工艺(assembling processes)或封装工艺(packaging processes)的后，个别半导体封装是由具有复数半导体晶粒的硅片中所分离出来的。上述硅片级封装具有极小的尺寸及良好的电性。

在制造方法中，硅片级芯片尺寸封装(WLCSP)技术为进阶的封装技术，其中晶粒是于硅片上制造及测试，而后进行切割(dicing)成为个别晶粒(singulated)，以利于在表面黏着线(surface-mount line)内组装。由于硅片级封装技术是利用整个硅片为主体，而非利用单一芯片(chip)或晶粒(die)，因此进行分割工艺前，须先完成封装与测试。再者，硅片级封装为进阶技术，因此可忽略打线接合(wire bonding)、晶粒黏着及底部填胶。利用硅片级封装技术，可降低成本及制造时间，并且硅片级封装的最终结构可与晶粒相当，因此上述技术可符合将电子组件微型化(miniaturization)的需求。另外，硅片级芯片尺寸封装具有利用晶粒的周围区域作为连接点(bonding points)而直接将重布电路(redistribution circuit)印刷于晶粒上的优点。其由重新分布一区域阵列(area array)于晶粒表面上而达成，其可充分利用晶粒的所有面积。上述连接点位于重布电路上，其利用芯片倒装凸块(flip chip bumps)所形成，故晶粒底部可以微间距连接点(micro-spaced bonding point)而直接连结至印刷电路板(Printed Circuit Board，PCB)。

虽然硅片级芯片尺寸封装可大幅缩短讯号路径(signal path)的距离，当晶粒与内部组件的整合变的更为复杂时，欲容纳所有连接点于晶粒表面上即变得非常困难。当集成电路变的更复杂时，晶粒上的针脚数(pin count)也增加了，所以无法轻易将针脚重布于区域阵列中。即使成功重布了针脚，将因针脚间的距离太短而无法与印刷电路板之间距(pitch)相符。换言之，公知技术的工艺与结构将因封装尺寸过大而将遭受良率及可靠度的问题。高成本以及制造时间过长为公知技术的其它缺点。