[发明专利]导电结构、包括导电结构的非易失性存储器件及其制造方法

说明书

相关申请的交叉引用

本申请涉及根据35U.S.C§119要求于2007年5月3日向韩国知 识产权局(KIPO)提交的韩国专利申请No.2007-43216，并要求其优先 权，将其全部内容作为参考而结合与此。

背景技术

本发明涉及半导体器件内的导电结构及其制造方法，更具体言之， 涉及具有导电层图案及接触插塞的导电结构及其制造方法。

半导体(集成电路)存储器件一般需要在保持高性能的同时具有 更高的集成度。因此，半导体存储器件内导电层图案例如位线、字线 等的宽度，以及导电层图案的间隔通常在减小。

半导体存储器件内的位线具有低电阻和窄间距。这里，间距可以 相当于从位线一端到相邻位线一端的宽度。为减小位线电阻，可增加 位线高度。另外，为减小位线间距，可减小位线间的间隔。

但是，当位线的高度高且间距窄时，相邻位线间的负载电容将显 著增加。这会使半导体存储器件的操作特性恶化。在NAND闪存器件 中的位线之间的干扰将造成一些问题，这些问题将在以下被进一步地 说明。

在NAND闪存器件中，字线沿x方向彼此平行布置。每一字线可 以形成单个单位单元。在单个串中包含十六个或三十二个字线。在串 的两端提供单元选择线和接地选择线。公共源极线电可被电连接至与 接地选择线相邻的半导体衬底中的杂质区。此外，位线结构可被电耦 合至与单元选择线相邻的半导体衬底中的杂质区。位线结构包括与字 线基本垂直的位线，和连接在位线与半导体衬底之间的接触插塞。

虽然选定的位线通常从相邻位线电隔离开，但在相邻位线之间会 产生寄生交互电容，尤其当相邻位线之间间隔非常窄时更是如此。交 互电容会增加相邻位线之间的电容，导致感应时间延长。感应时间可 以相应于用于在读取数据时感应位线电压变化、在缓冲电路中存储所 感应到的电压变化、以及改变锁存电路中的数据时的位线电压变化持 续时间。当感应时间太长时，闪存器件操作速度会慢得令人难以接受。

在选定单元内编程数据可能需要向与所选定的单元对应的位线施 加高电压。但是，由此，由于施加到所选定的位线上电压的影响，相 邻位线的电压会稍微增大，并且可能不再保持在浮置状态。因此，可 能会在未选定的单元的浮栅电极内编入不希望有的数据。

发明内容

本发明实施例提供集成电路器件内的一种导电结构，该导电结构 包括集成电路衬底和位于该衬底上的第一导电层图案。第二导电层图 案位于所述衬底上，该第二导电层图案在各个第一导电层图案之间延 伸。相邻的第一和第二导电层图案相对于衬底位于不同水平面上，以 减小它们之间的寄生电容。

在其它实施例中，第一层间绝缘层位于衬底上，其中第一导电层 图案位于第一层间绝缘层上以及绝缘构件覆盖第一导电层图案。绝缘 构件在第一导电层图案之间限定出凹口。第二导电层图案位于凹口内。 第二导电层图案比第一导电层图案的下表面高的下表面，以提供不同 的水平面。绝缘构件可以是氮氧化硅、氮化硅和/或氧化硅。

在进一步的实施例中，间隙壁与第一导电层图案的侧壁接触，间 隙壁具有比第一导电层图案的上表面高的上表面。第一导电层图案和 第二导电层图案可以具有上宽度和下宽度，下宽度比上宽度窄。

在其它实施例中，存储器件单位单元的底层结构位于导电层图案 下的衬底上。底层结构包括隧道氧化物层、电荷存储图案、介质层和 控制栅。蚀刻停止层图案可位于第一层间绝缘层上。绝缘构件可以包 括位于第一导电层图案上表面的第一绝缘层图案和位于第一绝缘层图 案上并在相邻的第一导电层图案间延伸以在其间限定凹口的第二绝缘 层图案。