[发明专利]二晶体管式静态随机存取存储器及其记忆胞

说明书

技术领域

本发明涉及一种静态随机存取存储器(static random access memory，以下简称SRAM)，特别涉及一种二晶体管(transistor)式静态随机存取存储器的记忆胞(cell)构造。

背景技术

众所周知，随机存取存储器(random access memory，简称RAM)可分为动态随机存取存储器(dynamic random access memory，简称DRAM)以及静态随机存取存储器(SRAM)。SRAM只要供应电源，存储的数据就不会消失；反之，DRAM中所存储的数据就必须周期性地更新(refresh)，否则数据就会消失。再者，在同样的操作频率之下，由于SRAM具有对称的电路结构，使得SRAM每个记忆胞(memory cell)中的数据都较DRAM的记忆胞中的数据快速地被存取。因此，虽然SRAM的生产成本较高，但是在电脑中需要快速存取的缓冲存储器(cache)即必须利用SRAM来完成。而由于公知静态随机存取存储器的记忆胞由六个晶体管(transistor)所组成，因此又称为6T SRAM记忆胞。

请参照图1，其所示为公知6T SRAM记忆胞的构造。每个记忆胞包括由交互连接(cross-coupling)的反闸(inverter)所组成的触发器(flip-flop)以及两个存取晶体管(access transistor)。也就是说，晶体管Q3与Q1连接成一第一反闸，其中，晶体管Q3源极连接至一电压源(Vcc)，晶体管Q3漏极为该第一反闸的输出端，晶体管Q3栅极为该第一反闸的输入端；而晶体管Q1源极连接至一接地端，晶体管Q1漏极连接至该第一反闸的输出端，晶体管Q1栅极连接至该第一反闸的输入端。同理，晶体管Q4与Q2连接成一第二反闸，其中，晶体管Q4源极连接至电压源(Vcc)，晶体管Q4漏极为该第二反闸的输出端，晶体管Q4栅极为该第二反闸的输入端；而晶体管Q2源极连接至接地端，晶体管Q2漏极连接至该第二反闸的输出端，晶体管Q2栅极连接至该第二反闸的输入端。再者，第一反闸的输入端连接至第二反闸的输出端，而第二反闸的输入端连接至第一反闸的输出端。

存取晶体管Q5连接于第一反闸输出端与一位线(bit line，BL)之间；存取晶体管Q6连接于第二反闸输出端与一反相位线(inverted bit line，/BL)之间。而存取晶体管Q5与Q6的栅极连接至字线(word line，WL)用以控制存取晶体管Q5与Q6的动作(turn on)与不动作(turn off)。也就是说，存取晶体管Q5与Q6可视为一开关电路同时受控于字线上的信号；或者，存取晶体管Q5与Q6也可称为通门晶体管(pass-gate transistor)。

再者，位线(BL)与反相位线L)皆连接至一感测放大器(sense amplifier，未图示)。当该字线的信号动作该存取晶体管Q5与Q6时，感测放大器即可以将位线(BL)与反相位线(/BL)上的信号输出SRAM。

请参照图2，其所示为公知SRAM存储器示意图。该SRAM 100中包括一主控电路(main control circuit)10、列解码器(column decoder)20、行解码器(row decoder)30、记忆胞阵列(memory cell array)40、感测放大器输入/输出控制电路(sense amplifier and input/output control circuit)50。其中，主控电路10可接收多个地址信号(ADD)、时钟脉冲信号(CLK)、读写信号(R/W)，并且根据地址信号(ADD)将部分地址信号传递至列解码器20用以控制位线，而其他部分地址信号传递至行解码器30用以控制字线。再者，感测放大器输入/输出控制电路50连接至位线，当SRAM存储器进行数据写入时，输入数据信号就可以经由感测放大器输入/输出控制电路50写入特定的记忆胞；反之，当SRAM存储器进行数据读取时，特定的记忆胞中的存储数据可经过感测放大器输入/输出控制电路50而产生输出数据信号。