[发明专利]半导体结构

说明书

技术领域

本发明涉及一种集成电路，且特别有关于一种具有硅锗区的金属氧化物半导体(MOS)装置的结构及其形成方法。

背景技术

在微电子工业中，为符合超大型集成电路(VLSI)系统领域在设计上的需求，必需进行深次微米尺寸的微缩。一般而言，随着缩短栅极电极的长度，源极和漏极的接面深度也需据以缩小，以抑制所谓的短沟道效应(short channel effects，SCE)所造成的微小化装置性能的降低。关于互补型金属氧化物半导体(CMOS)装置的微缩化的主要问题是，增加了不想要的寄生电阻。当源极/漏极接面深度和多晶硅栅极线宽微缩至深次微米的范围时，接触电阻将变得更为显著，且需予以降低。

降低多晶硅栅极、源极/漏极区和内连线间的接触电阻的主要方法，可通过在各种导电内连线形成之前，先形成金属硅化物于源极/漏极区和栅极电极上。一般而言，硅化区可利用自行对准硅化(Self-Aligned Silicide或Salicide)工艺形成。在此自行对准硅化工艺中，一薄的金属层毯覆式沉积于半导体衬底之上，特别沉积于暴露出来的源极/漏极区和栅极电极之上。接着，此晶片随之进行一道或多道回火步骤。通过此回火步骤，可使得金属选择性地与源极/漏极区和栅极电极暴露出来的硅(Si)反应，因而形成硅化区。由于上述硅化层仅在金属材料直接接触源极/漏极区和多晶硅(polycrystalline silicon或polysilicon)栅极电极的地方形成，故此工艺又称之为自行对准硅化工艺。之后，接续上述金属硅化区的形成步骤，除去未反应的金属且实施一内连线的形成工艺，以提供导电路径。一般而言，内连线的形成工艺包括形成介层孔的步骤，其中此介层孔穿越一已沉积的层间介电层，并填入一例如钨的导电材料于此介层孔内。

然而，当此自行对准硅化工艺实施于PMOS上时，由于PMOS中的源极/漏极区通常为硅锗(SiGe)，因此会产生许多问题。举例而言，硅锗比硅更难以和金属反应，且硅锗的粗糙度也远高于硅化物的粗糙度。此外，硅锗的片电阻(sheet resistance)明显高于硅化物的片电阻。特别是，当自行对准硅化工艺在一低温下进行时，例如600℃或更低的温度，则上述问题会特别显著。

发明内容

因此，为了降低硅化物(或锗的硅化物)的片电阻和表面轮廓(profile)，本发明提供一种新的制造方法，以改善金属氧化物半导体(MOS)装置的硅化工艺的形成方式。

本发明提供一种半导体结构，包括：一半导体衬底；一栅极堆叠层，位于该半导体衬底上；一第一硅锗区，包括一水平部和一位于该水平部上的延伸区，位于该半导体衬底中且相邻该栅极堆叠层，其中该延伸区直接位于一栅极间隔层之下，且其中该栅极间隔层位于该栅极堆叠层的一侧壁上，该第一硅锗区具有一第一原子百分比，该第一原子百分比是指硅和锗中的锗所占的原子百分比；一硅化区，位于该第一硅锗区之上，其中该硅化区具有一第二原子百分比，该第二原子百分比是指硅和锗中的锗所占的原子百分比，且其中该第二原子百分比低于该第一原子百分比。

本发明又提供一种半导体结构，包括：一半导体衬底；一栅极堆叠层，位于该半导体衬底上；一栅极间隔层，位于该栅极堆叠层的一侧壁上；一硅锗区，位于该半导体衬底中且与该栅极堆叠层相邻，其中该硅锗区包括：一第一区域，包括一水平部和一位于该水平部上的延伸区，其中该第一区域具有一第一原子百分比，该第一原子百分比是指在硅和锗中的锗所占的原子百分比，且其中该延伸区直接位于该栅极间隔层之下；以及一第二区域，位于该第一区域的水平部上，其中该第二区域具有一第二原子百分比，该第二原子百分比是指在硅和锗中的锗所占的原子百分比，且其中该第二原子百分比低于该第一原子百分比。

本发明还提供一种半导体结构，包括：一半导体衬底；一“P”型金属氧化物半导体装置，位于该半导体衬底的一表面上；一“N”型金属氧化物半导体装置，位于该半导体衬底的该表面上，其中该“P”型金属氧化物半导体装置和该“N”型金属氧化物半导体装置各自包括：一栅极堆叠层，位于该半导体衬底上；一第一硅锗区，包括一水平部和一位于该水平部上的延伸区，位于该半导体衬底中且与该栅极堆叠层相邻，其中该延伸区位于一栅极间隔层之下，且其中该栅极间隔层位于该栅极堆叠层的一侧壁上，该第一硅锗区具有一第一原子百分比，该第一原子百分比是指在硅和锗中的锗所占的原子百分比；以及一第二硅锗区，位于该第一硅锗区上，其中该第二硅锗区具有一第二原子百分比，该第二原子百分比是指在硅和锗中的锗所占的原子百分比，且该第二原子百分比低于该第一原子百分比。