[发明专利]半导体结构及其制作方法

说明书

技术领域

本发明涉及一种半导体结构及其制作方法，尤指一种能够有效阻挡紫外 线及防止漏电的半导体结构及其制作方法。

背景技术

非挥发性存储器具有可重复抹除读写的特性，加上传输快速、低耗电， 所以被广泛应用在各种可携式产品中，并且已成为许多信息、通讯及消费性 电子产品中的必要元件。

图1绘示的是已知的非挥发性存储器结构。如图1所示，在基底10的 存储器阵列区和周边电路区内，分别设有晶体管12a及晶体管12b，其中晶 体管12a包含栅极14a、栅极介电层16a、源极漏极掺杂区18a设于栅极14a 两侧的基底10内。晶体管12b包含栅极14b、栅极介电层16b、源极漏极掺 杂区18b设于栅极14b两侧的基底10内。各个晶体管12a、12b间以绝缘层 20隔离。

栅极14a、14b上形成有层间介电层24、30及32，而接触插塞22、金 属线路26及介层插塞28则形成在层间介电层24、30及32中，用来电连接 各层间的不同元件与导线。

其中，层间介电层24可以是硼磷硅酸盐玻璃、非掺杂硅玻璃层或是其 它绝缘材料，层间介电层30是由超富氧硅(super silicon rich oxide，SSRO)或 是富氧硅(silicon rich oxide，SRO)所构成，层间介电层32可以为四乙氧基硅 烷(TEOS)硅氧层或是其它绝缘材料。由于紫外线会影到栅极的启始电压，造 成栅极启始电压不稳定，为了避免紫外线所造成的影响，传统的非挥发性存 储器中，层间介电层30使用超富氧硅或富氧硅作为紫外线阻挡层。

然而，超富氧硅和富氧硅含有高浓度的硅，其蚀刻率低，在形成介层插 塞28时，可能造成引线孔的过度蚀刻或是蚀刻不足，导致工艺稳定度不佳 且工艺宽裕度(process window)下降。再者，蚀刻超富氧硅或富氧硅时，因为 蚀刻率不佳，容易使超富氧硅或富氧硅无法完全蚀除，残留在死角，容易造 成导通的现象。此外，已知的非挥发性存储器会有漏电问题。漏电通常是发 生在栅极14a、14b的顶部表面以及栅极14a、14b和基底10之间。

因此，如何改善上述超富氧硅和富氧硅所造成的问题以及已知的非挥发 性存储器的漏电问题，仍然为业界亟需研究的重要课题。

发明内容

本发明的主要目的在于提供一种半导体结构和工艺，其利用防漏电层和 防漏电间隙壁来防止已知的半导体漏电问题。除此之外，本发的半导体结构 和工艺，另包含一种新颖的紫外线阻挡层，以改进前述超富氧硅层和富氧硅 所造成的问题。

根据本发明的权利要求，半导体结构的制作方法是先提供基底，该基底 包含导电层，然后，于该导电层上形成介电层，其中该介电层至少包含有非 晶硅层，接着，于该介电层中形成接触洞，以暴露出部分的导电层，再于该 接触洞的侧壁形成防漏电间隙壁，最后，于该接触洞内形成接触插塞。

根据本发明的权利要求，另披露一种半导体结构包含：基底，包含导电 层；介电层，设于该导电层上，其中该介电层至少包含有非晶硅层；以及接 触插塞，设于该介电层中，其中该接触插塞与该介电层之间设有防漏电间隙 壁。

由于本发明使用非晶硅层作为紫外线阻挡层来取代已知技术所使用的 超富氧硅或富氧硅，因此在制作引线孔时，就可免去蚀刻超富氧硅或富氧硅 所造成工艺稳定度不佳的问题。此外，本发明将防漏电材料设于接触洞的侧 壁以及介电层中，如此一来，因为接触洞的侧壁被防漏电材料完全包覆，使 得本发明的半导体结构可提供较佳的防漏电效果。

附图说明

图1绘示的是已知的非挥发性存储器结构。

图2至图7为依据本发明第一优选实施例所绘示的半导体结构制作方法 的示意图。

图8至图13为依据本发明第二优选实施例所绘示的半导体结构制作方 法的示意图。

附图标记说明

10        基底                12a、12b    晶体管

14a、14b  导电栅极            16a、14b    栅极介电层

18a、18b  源极漏极掺杂区      20          绝缘层

22        接触插塞            24          内层介电层

26        接触垫              28          介层插塞