[发明专利]堆栈式芯片封装结构

说明书

技术领域

本发明是有关于一种芯片封装结构，且特别是有关于一种堆栈式芯片封装结构。

背景技术

在半导体产业中，集成电路(integrated circuits，IC)的生产主要可分为三个阶段：集成电路的设计(IC design)、集成电路的制作(IC process)及集成电路的封装(IC package)。

在集成电路的制作中，芯片(chip)是经由晶圆(wafer)制作、形成集成电路以及切割晶圆(wafer sawing)等步骤而完成。晶圆具有一主动面(active surface)，其泛指晶圆的具有主动元件(active device)的表面。当晶圆内部的集成电路完成之后，晶圆的主动面更配置有多个焊垫(bonding pad)，以使最终由晶圆切割所形成的芯片可经由这些焊垫而向外电性连接于一承载器(carrier)。承载器例如为一导线架(leadframe)或一封装衬底(package substrate)。芯片可以打线接合(wire bonding)或覆晶接合(flip chip bonding)的方式连接至承载器上，使得芯片的这些焊垫可电性连接于承载器的接点，以构成一芯片封装结构。

图1A～1E绘示为在日本专利申请案公开案第2005-317998号中所揭露的一种半导体装置的制作流程剖面示意图。首先，请参看图1A，提供具有一铜箔21，此铜箔21具有分别形成于其上表面及下表面的一作为电性接点的第一图案化金属层22以及一第二图案化金属层23。请参看图1B，于铜箔21的下表面上形成一刻蚀阻抗层24，接着，利用第一图案化金属层22作为一刻蚀掩膜(etching mask)对铜箔21的上表面进行一半刻蚀(half-etching)工艺，以于在铜箔21的上表面上形成多个凹部R。之后，请参看图1C，藉由使用黏着层20将半导体装置11固定于其中一作为芯片座的凹部R上，且在半导体装置11与铜箔21的打线接合部12之间形成多条导线16。接着，请参看图1D，于铜箔21的上表面上形成一第二绝缘材料18，以包覆半导体装置11、导线16，以及铜箔21的上表面。最后，请参看图1E，利用第二图案化金属层23作为刻蚀掩膜对铜箔21的下表面进行背刻蚀工艺，以形成具有面阵列引脚(area array lead)的芯片封装结构10。

上述这种利用整块铜箔去刻蚀出芯片座及引脚的方式为一种新型式的QFN封装态样，其优点是引脚数目可以增加，使依据上述流程制作而成的封装体可朝向微型化与高密度化的方向发展。然而，目前这种新型式的QFN封装态样主要是做单一芯片的封装，并无法符合多芯片模块封装的潮流。

发明内容

有鉴于此，本发明的主要目的在于提供一种堆栈式芯片封装结构，其主要是将PIP(package-in-package)的概念导入新型式QFN型式的封装结构中，以提高芯片封装结构整体的构装密度。

本发明提出一种堆栈式芯片封装结构，其包括一导线架、一芯片封装体、一第二芯片以及一第二封装胶体。导线架具有多个彼此电性绝缘的第一引脚及第二引脚。这些第一引脚具有一第一上表面，而这些第二引脚具有一第二上表面，其中第一上表面与第二上表面不共平面。芯片封装体配置于这些第一引脚的第一上表面上，其包括一衬底、一第一芯片以及一第一封装胶体。衬底与这些第一引脚电性连接。第一芯片配置于衬底上，且与衬底电性连接。第一封装胶体配置于衬底上，且包覆第一芯片。第二芯片堆栈于芯片封装体上，且与上述第二引脚电性连接。第二封装胶体配置于导线架上，且填充于各第二引脚之间，以包覆芯片封装体与第二芯片。

在本发明的一实施例中，第一芯片是透过多条打线导线与衬底电性连接。

在本发明的一实施例中，第一芯片是透过多个焊球与衬底电性连接。

在本发明的一实施例中，芯片封装体进一步包括一第三芯片。此第三芯片堆栈于第一芯片上，且与衬底电性连接。

在本发明的一实施例中，芯片封装体进一步包括一第四芯片以及一第五芯片。第四芯片配置于衬底上，且与衬底电性连接，而第五芯片横跨于第一芯片与第四芯片之间，且第五芯片与第一芯片及第四芯片电性连接。

在本发明的一实施例中，衬底是透过多个焊球与第一引脚电性连接。

在本发明的一实施例中，芯片封装体是以倒置的方式配置于第一引脚上，且衬底是透过多条打线导线与第二引脚电性连接。

在本发明的一实施例中，第二芯片是透过多条打线导线与衬底电性连接。

在本发明的一实施例中，第二芯片是透过多条打线导线与第二引脚电性连接。