[发明专利]可达成背面电性导通的半导体芯片封装结构及其制作方法

说明书

技术领域

本发明涉及一种半导体芯片封装结构及其制作方法，尤指一种不需通过打线制程(wire-bonding process)即可达成电性连接的半导体芯片封装结构(semiconductor chip pAckAge structure)及其制作方法。

背景技术

请参阅图1所示，其为已知以打线制程(wire-bonding process)制作的发光二极管封装结构的剖面示意图。由图中可知，已知的发光二极管封装结构包括：一基底结构1、多个设置于该基底结构1上端的发光二极管2、多条导线3、及多个荧光胶体4。

其中，每一个发光二极管2是以其出光表面20背向该基底结构1而设置于该基底结构1上，并且每一个发光二极管2上端的正、负电极区域21、22是通过两条导线3以电性连接于该基底结构1的相对应的正、负电极区域11、12。再者，每一个荧光胶体4是覆盖于该相对应的发光二极管2及两条导线3上端，以保护该相对应的发光二极管2。

然而，已知的打线制程除了增加制造程序及成本外，有时还必须担心因打线而有电性接触不良的情况发生。再者，由于该两个导线3的一端皆设置于该发光二极管2上端的正负电极区域21、22，因此当该发光二极管2通过该出光表面20进行光线投射时，该两条导线3将造成投射阴影，而降低该发光二极管2的发光品质。

因此，由上可知，目前已知的发光二极管封装结构，显然具有不便与缺点存在，而有待加以改善。

发明内容

本发明所要解决的技术问题，在于提供一种可达成背面电性导通的半导体芯片封装结构及其制作方法，所述的半导体芯片封装结构不需通过打线制程即可达成电性连接，因此本发明可省略打线制程并且可免去因打线而有电性接触不良的情况发生。

为了解决上述技术问题，根据本发明的其中一种方案，提供一种可达成背面电性导通的半导体芯片封装结构(semiconductor chip pAckAge structure)，其包括：一封装单元、至少一半导体芯片、一基板单元、一第一绝缘单元、一第一导电单元、一第二导电单元、及一第二绝缘单元。其中，该封装单元具有至少一中央容置槽；上述至少一半导体芯片容置于该至少一中央容置槽内，并且该至少一半导体芯片的上表面具有多个导电焊垫；该基板单元设置于该封装单元的外围；该第一绝缘单元具有至少一形成于该些导电焊垫之间的第一绝缘层，以使得该些导电焊垫彼此绝缘；该第一导电单元系具有多个第一导电层，并且每一个第一导电层的一端分别电性连接于该些导电焊垫；该第二导电单元具有多个第二导电层，并且该些第二导电层分别成形于该些第一导电层上；该第二绝缘单元成形于该些第一导电层彼此之间及该些第二导电层彼此之间，以使得该些第一导电层彼此之间及该些第二导电层彼此之间产生电性隔绝。

为了解决上述技术问题，根据本发明的其中一种方案，提供一种可达成背面电性导通的半导体芯片封装结构之制作方法，其包括下列步骤：首先，提供至少两颗半导体芯片，其中每一颗半导体芯片具有多个导电焊垫；接着，将一覆着性高分子材料(Adhesive polymeric mAteriAl)黏贴于一具有至少两个穿孔的基板单元的下表面；然后，将上述至少两颗半导体芯片容置于上述至少两个穿孔内并设置于该覆着性高分子材料上，其中该些导电焊垫面向该覆着性高分子材料；接下来，将至少二个封装单元分别填充于上述至少两个穿孔内，以覆盖该覆着性高分子材料及上述至少两颗半导体芯片。

紧接着，将该封装单元反转并且移除该覆着性高分子材料，以使得该些导电焊垫外露并朝上；然后，成形具有多个第一导电层的第一导电单元，并且每一个第一导电层的一端分别电性连接于该些导电焊垫；接着，成形具有多个第二导电层的第二导电单元，并且该些第二导电层分别成形于该些第一导电层上；接下来，成形一绝缘单元于该些第一导电层彼此之间及该些第二导电层彼此之间，以使得该些第一导电层彼此之间及该些第二导电层彼此之间产生电性隔绝；最后，依序切割上述位于至少两颗半导体芯片之间的绝缘单元、第二导电单元、第一导电单元、及基板单元，以形成至少两颗单颗的半导体芯片封装结构。