[发明专利]具垂直电性导通的三维堆叠芯片封装结构及其制造方法

说明书

技术领域

本发明是关于一种三维堆叠芯片封装结构及其制造方法；特别是有关于 一种三维堆叠芯片封装结构的晶圆级制造方法。

背景技术

由于电子产品轻、薄、短、小的需求，以及集成电路的线宽不断缩小的 情况下，为了达到上述目的，三维集成电路(3D-IC)堆叠构装孕育而生。三维 集成电路是通过硅片贯通孔技术(Trough-Silicon-Vias，TSVs)于硅晶片内形成 垂直式贯通孔，并将绝缘材料及金属材料沉积于所述这些贯通孔内，以于硅 晶片内形成垂直式电性连接结构，再将硅晶片予以堆叠。此种封装结构由于 电性连接路径短，可避免因线宽不断缩小所产生的电性问题，并可提高传输 速度，适合应用于高速度运算元件或存储器元件。再者，该封装结构朝垂直 方向进行晶片堆叠，可同时满足元件轻、薄、短、小与高密度封装的需求。 三维集成电路堆叠封装已成为未来重要的先进封装结构。

发明内容

本发明的实施例中提供一种三维堆叠芯片封装结构及其制造方法，利用 硅片贯通孔(Through-Silicon-Vias，TSVs)技术，以形成该三维堆叠芯片封装结 构的垂直电性连接结构，以缩短电性传输路径。

本发明的实施例中提供一种三维堆叠芯片封装结构及其制造方法，利用 本发明结构中垫片上盲孔(Via-on-pad)与贯穿孔之间重布线(Redistribution Layer，RDL)的设计，以将该三维堆叠芯片封装结构的电性从它的第一表面导 引至相对的一第二表面。

本发明的实施例中提供一种三维堆叠芯片封装结构及其制造方法，利用 导电倒装包覆堆叠芯片之间彼此接合的垫片，以防止所述这些垫片断裂，进 而提高该三维堆叠芯片封装结构的可靠度。

本发明的实施例中提供一种三维堆叠芯片封装结构及其制造方法，利用 一导电性图案层直接作为制作芯片上导线结构的硬质掩膜层。

此外，本发明一实施范例提供一种具垂直电性导通的芯片结构，利用芯 片上盲孔与贯穿孔之间重布线的设计，以将该芯片的电性从其一第一表面导 引至相对的一第二表面。

本发明一实施范例提供一种三维堆叠芯片封装结构，其至少包括一第一 基板、一第二基板及至少一第一导电倒装，其中该第一基板包含：至少一芯 片、至少一第一导电性垫片、至少一贯通孔及至少一盲孔，其中该第一导电 性垫片形成于该第一基板的一第一表面上，该贯通孔贯穿该第一导电性垫片 及该第一基板，及该盲孔形成于该第一导电性垫片上方；一绝缘层形成于该 贯通孔及盲孔周壁以及该第一基板的该第一表面及相对的一第二表面上；一 电性连接层，形成于该绝缘层上并填塞该贯通孔及盲孔，以将该第一基板的 电性从其第一表面导引至第二表面。该第二基板结构相同于该第一基板结构， 该第二基板的第一表面堆叠于该第一基板的该第二表面下方，并且彼此对应 的所述这些电性连接层互相接合。该至少一第一导电倒装包覆该第一基板及 第二基板彼此接合的所述这些电性连接层。

本发明一实施范例提供一种三维堆叠芯片封装结构制造方法，其包括以 下步骤：提供一基板，该基板具有至少一芯片及至少一第一导电性垫片于其 一第一表面上；形成至少一第一贯通孔贯穿该第一导电性垫片及该基板；形 成一绝缘层覆盖该基板的第一表面及其相对的一第二表面并且填塞该第一贯 通孔；形成至少一第二贯通孔贯穿对应的该第一贯通孔内的该绝缘层及至少 一盲孔于对应的一该第一导电性垫片上方；形成一导电性层填塞该第二贯通 孔及该盲孔以及覆盖该基板的该第一表面及第二表面上，以将该基板的电性 从该第一表面导引至该第二表面；分别形成一导电性硬质掩膜层于该基板的 该第一表面及第二表面的该导电性层上；刻蚀所述这些导电性硬质掩膜层， 以分别形成一导线图案掩膜于该基板的该第一表面及该第二表面上方；刻蚀 该基板的该第一表面及第二表面的该导电性层，以分别形成一导线图案层于 该基板的该第一表面及第二表面上；及将至少两个前述基板以背面朝正面方 式堆叠接合，使彼此对应的所述这些导线图案层互相接合后，所述这些导电 性硬质掩膜层包覆彼此接合的所述这些导电性层。