[发明专利]具有超结结构的半导体器件及其制造方法

说明书

技术领域

本发明涉及具有超结结构的半导体器件及其制造方法。

背景技术

就常规而言，与水平MOS晶体管相比，垂直金属氧化物半导体(MOS)晶体管能够高度集成。因此，垂直MOS晶体管适合用于电应用，例如，用于控制电功率。然而，在垂直MOS晶体管中，高击穿电压和低导通电阻之间具有折衷关系。

以起超结(SJ)作用的PN柱层作为漂移层的半导体器件，即，SJ-MOS能够改善高击穿电压和低导通电阻之间的折衷关系。例如，USP 6621132(对应于JP-2002-76339A)、JP-2004-200441A和US 2005/0006717A(对应于JP-2005-19528A)分别公开了SJ-MOS。

现在将参考图9A和图9B说明根据现有技术的第一实例的SJ-MOS 100和根据现有技术的第二实例的SJ-MOS 200。

SJ-MOS 100和SJ-MOS 200具有类似的结构。SJ-MOS 100和SJ-MOS200中的每一个是N沟道SJ-MOS，并且具有起漏极区作用的N+型硅衬底1。SJ-MOS 100具有处于硅衬底1上的PN柱层10，SJ-MOS 200具有处于硅衬底1上的PN柱层30。PN柱层10和30中的每一个是由硅构成的外延层，并且包括N型柱2n和P型柱2p。N型柱2n和P型柱2p具有近似于长方体的形状，并且交替设置在硅衬底1上。在PN柱层10和30中的每一个上，通过由硅构成的外延层或者通过离子注入形成起沟道形成层作用的P型层3。在P型层3的表面部分处形成起源极区作用的N+型区4。

SJ-MOS 100具有穿透P型层3的沟槽绝缘栅电极(栅电极)20。SJ-MOS200具有穿透P型层3的沟槽绝缘栅电极(栅电极)40。栅电极20和40中的每一个具有近似于长方体的形状，并且具有侧壁绝缘层5和埋入多晶硅6。在SJ-MOS 100和SJ-MOS 200中的每一部件的导电类型都相反的情况下，则提供P沟道SJ-MOS。

在SJ-MOS 100和SJ-MOS 200中，将栅电极20和40分别按照不同的方式设置在PN柱层10和30上。在图9A所示的SJ-MOS 100中，在硅衬底1的平面方向上将PN柱层10、栅电极20和N+型区4设置成大致平行。在图9B所示的SJ-MOS 200中，在硅衬底1的平面方向上将栅电极20和源极区4设置成与PN柱层30垂直。或者，可以在硅衬底1的平面方向上将栅电极设置成相对于PN柱层倾斜。

在制造SJ-MOS 100时，需要用于在N型柱2n的宽度Wn内形成栅电极20的对准过程，以降低导通电阻。在硅衬底1的平面方向上垂直设置栅电极和PN柱层的情况下，就像图9B所示的SJ-MOS 200一样，可以省略对准过程。因此，能够降低制造成本。

在SJ-MOS中，要求降低导通电阻，提高开关速度(即降低开关损耗)。导通电阻的降低和开关损耗的降低之间具有折衷关系。为了降低导通电阻，要求栅电极20和40的设置密度以及PN柱层10和30中的N型柱2n和P型柱2p的设置密度高。相反，为了降低开关损耗，则要求栅电极20和40的设置密度低，以降低栅极电容。电容根据侧壁绝缘层5的面积而变化。与如SJ-MOS 100那样平行设置PN柱层和栅电极的情况相比，在如SJ-MOS200那样在硅衬底1的平面方向上垂直设置PN柱层和栅电极的情况下，栅电极和PN柱层的设置受到的限制较低，设计灵活度较高。

在SJ-MOS 200的PN柱层30的制造方法中，例如，在具有n型导电性的硅衬底1中形成多个沟槽，并通过外延生长形成p型柱2p以便填充所述沟槽。然而，在形成p型柱2p时，可能根据条件在PN柱层30中产生空隙，因此不可能获得高击穿电压，并且可能增加PN柱层30中的泄漏电流。

发明内容

鉴于上述问题，本发明的目的在于提供一种具有超结结构的半导体器件。本发明的另一目的在于提供一种半导体器件的制造方法。