[发明专利]半导体记忆装置

权利要求书

1.一种半导体记忆装置，包括：

多个存储单元排列成行列状的存储单元阵列，

对上述存储单元的行设置的包含第一字线的多条字线，

对上述存储单元的列设置的包含第一及第二比特线的多条比特线，

对上述存储单元的列设置的包含第一及第二列线的多条列线，其特征在于：

上述各存储单元，包括：

设置在上述比特线中对应的第一比特线和第一记忆节点之间的、由上述字线中对应的上述第一字线控制的第一存取晶体管，

设置在上述比特线中对应的第二比特线和第二记忆节点之间的、由上述第一字线控制的第二存取晶体管，

具有上述第一及第二记忆节点的门闩电路，

与上述第一存取晶体管并联连接、并且具有连接于上述第一列线的栅极端子的第三存取晶体管，以及

与上述第二存取晶体管并联连接、并且具有连接于上述第二列线的栅极端子的第四存取晶体管。

2.根据权利要求1所述的半导体记忆装置，其特征在于：

上述门闩电路，包括：

具有连接于上述第一记忆节点的漏极端子、供给了第一电位的源极端子、连接于上述第二记忆节点的栅极端子的第一负载晶体管，

具有连接于上述第二记忆节点的漏极端子、供给了上述第一电位的源极端子、连接于上述第一记忆节点的栅极端子的第二负载晶体管，

具有连接于上述第一记忆节点的漏极端子、供给了第二电位的源极端子、连接于上述第二记忆节点的栅极端子的第一驱动晶体管，

具有连接于上述第二记忆节点的漏极端子、供给了上述第二电位的源极端子、连接于上述第一记忆节点的栅极端子的第二驱动晶体管。

3.根据权利要求1所述的半导体记忆装置，其特征在于：

行方向的上述第三及第四存取晶体管的栅极长度，在上述第一及第二存取晶体管的栅极长度以上。

4.根据权利要求1所述的半导体记忆装置，其特征在于：

列方向的上述第三及第四存取晶体管的栅极宽度，在上述第一及第二存取晶体管的栅极宽度以下。

5.根据权利要求2所述的半导体记忆装置，其特征在于：

包括连接于上述第一比特线的写入电路，

上述写入电路包含N沟道型MOS晶体管，

上述N沟道型MOS晶体管的栅极宽度，是比在上述第一负载晶体管的栅极宽度上乘以行方向的存储单元数除以2的数大。

6.根据权利要求1所述的半导体记忆装置，其特征在于：

包括连接于上述第一比特线的写入电路，

上述写入电路包含N沟道型MOS晶体管、和脉冲生成电路，

上述N沟道型MOS晶体管，接收上述脉冲生成电路的输出信号。

7.根据权利要求1所述的半导体记忆装置，其特征在于：

还包括其他的脉冲生成电路，且上述第一列线接受其他的脉冲生成电路的输出信号。

8.根据权利要求1所述的半导体记忆装置，其特征在于：

当输入第一控制信号时，上述第一及第二列线，成为活性化状态。

9.根据权利要求1所述的半导体记忆装置，其特征在于：

当输入第一控制信号时，上述第一及第二列线，成为不活性化状态。

10.根据权利要求1所述的半导体记忆装置，其特征在于：

施加在上述字线上的电位是从上述第一电位到上述第二电位为止的电位，

施加在上述第一列线上的电位是从第三电位到上述第二电位为止的电位，

上述第三电位，比上述第二电位大。

11.根据权利要求2所述的半导体记忆装置，其特征在于：

上述第一及第二负载晶体管和上述第一电位之间，插入了MOS晶体管。

12.根据权利要求1所述的半导体记忆装置，其特征在于：

包括多个包含对应上述存储单元阵列的第一输出入电路的输出入电路，

上述第一输出入电路，连接了上述存储单元的多列。

13.根据权利要求2所述的半导体记忆装置，其特征在于：

在上述第一列线和上述第二列线之间，介入了提供上述第一电位的布线。