[发明专利]半导体记忆装置

说明书

技术领域

本发明涉及一种半导体记忆装置，特别是有关存储单元电路及写入动作时的控制电路。

背景技术

以前，存储单元的记忆节点和比特线之间存在存取晶体管，具有通过字线控制存取晶体管的构成的半导体记忆装置已为所知(参照专利文献1及2)。

还有，为了扩大SRAM(Static Random Access Memory)的写入电压动作范围，遮断存储单元的P沟道型MOS晶体管和记忆节点之间的通过(pass)的技术也为所知(参照专利文献3)。

(专利文献1)日本国专利公开平02-094196号公报

(专利文献2)美国专利第7313021号说明书

(专利文献3)美国专利第7286390号说明书

(发明所要解决的课题)

上述以前技术中，由行地址选择的字线活性化时，同一行的存储单元所有的存取晶体管都被活性化。还有，根据存储单元的P沟道型MOS晶体管和记忆节点之间的以前技术，同一行的存储单元，遮断了所有的P沟道型MOS晶体管。

然而，一个输出入电路上连接多个存储单元列的构成的情况，列在非选择性的比特线中，SNM(Static Noise Margin)无法补偿，产生误动作，这成为课题。

发明内容

本发明的目的在于：边扩大半导体记忆装置的数据写入时的动作电压边缘(margin)，即便是相对于排列在行列中的存储单元阵列的多数列只具有一个输出入电路的构成的情况，防止在非选择列的误动作。

为了解决上述课题，本发明所涉及的半导体记忆装置，采用包括：多个存储单元排列成行列状的存储单元阵列，对存储单元的行设置的包含第一字线的多条字线，对存储单元的列设置的包含第一及第二比特线的多条比特线，对存储单元的列设置的包含第一及第二列(column)线的多条列线；各存储单元，包括：具有第一及第二记忆节点的门闩电路，设置在上述比特线中对应的第一比特线和第一记忆节点之间的、由上述字线中对应的第一字线控制的第一存取晶体管，设置在比特线中对应的第二比特线和第二记忆节点之间的、由第一字线控制的第二存取晶体管，介于第一比特线和第一记忆节点之间的、且具有连接于第一列线的栅极端子的第三存取晶体管，介于第二比特线和第二记忆节点之间的、且具有连接于第二列线的栅极端子的第四存取晶体管的构成。

还有，本发明所涉及的另外的半导体记忆装置，采用包括：多个存储单元排列成行列状的存储单元阵列，对上述存储单元的行设置的包含第一字线的多条字线，对上述存储单元的列设置的包含第一及第二比特线的多条比特线；各存储单元，包括：具有上述第一及第二记忆节点的门闩电路，设置在比特线中的对应第一比特线和第一记忆节点之间的、由上述字线中对应的第一字线控制的第一存取晶体管，设置在比特线中的对应第二比特线和第二记忆节点之间的、由第一字线控制的第二存取晶体管，介于第一比特线和第一记忆节点之间、且具有连接于第一记忆节点的栅极端子的第三存取晶体管，以及介于第二比特线和第二记忆节点之间的、且具有连接于第二记忆节点的栅极端子的第四存取晶体管的构成。

根据这些构成，在选择存储单元的写入动作的条件中，通过第三或第四存储晶体管的贡献，向门闩电路的写入变得容易。在其他条件下，特别是包括具有对应于上述存储单元阵列的第一输出入电路的多个输出入电路，对于该第一输出入电路连接了多条存储单元列的构成的情况下，能够防止非选择列的误动作。也就是，在扩大数据写入时的动作电压边缘的同时，当采用对第一输出入电路连接多条存储单元列的情况下，能够做到作为SRAM宏的小面积化。

根据本发明，边扩大半导体记忆装置的数据写入时的动作电压边缘(margin)，即便是相对于排列在行列中的存储单元阵列的多数列只具有一个输出入电路的构成的情况，防止在非选择列的误动作。因此，在SRAM中，对于一个输出入电路，能够连接复数列存储单元，就能够实现小面积化。

附图说明

图1是表示本发明所涉及的半导体记忆装置之一的SRAM中的存储单元的第一构成例的图。

图2是表示包括图1的存储单元的SRAM数据写入所涉及的第一概略构成例的图。

图3是图2的计时图。

图4是图2的其他计时图。

图5是表示图2的变形例的图。

图6是图5的计时图。

图7是图5的其他计时图。

图8是表示包括图1的存储单元的SRAM数据写入所涉及的第二概略构成例的图。

图9是图8的计时图。