[发明专利]具有带有改进的逻辑单元功能性的复杂逻辑块的可编程逻辑器件

说明书

技术领域

本发明一般地涉及基于复杂逻辑块(CLB)的可编程逻辑器件(PLD)，并且更特别地涉及包括多个片的CLB，每个片具有一个或多于一个带有改进的逻辑、寄存器、运算器、逻辑压缩和定时功能和性能的逻辑单元。 

背景技术

可编程逻辑器件(PLD)是一种半导体集成电路，其包含可以被编程来执行许多逻辑功能的固定逻辑电路。在半导体产业中，PLD因为许多原因变得日益流行。由于芯片制造技术的进步，专用集成电路(ASIC)的设计变得难以置信的复杂。这种复杂性不但增加设计成本，而且增加了开发特定用途设计所需的持续时间。产品寿命周期迅速地收缩使这个问题更加复杂。结果，对于原始设备制造商(OEM)来说设计并使用ASIC往往是不可行的。因此OEM越来越依赖于PLD。加工技术的相同进步也导致具有改进的密度与速度性能的PLD。高级的编程软件使得能够快速地为PLD开发复杂的逻辑功能。此外，逻辑设计一般也可以容易地从一代PLD移植到下一代，这更缩短了产品开发时间。与ASIC性价比差别的缩小和产品开发时间的缩短使许多OEM不得不使用PLD。 

大部分PLD的体系结构定义为逻辑块的二维阵列。行和列的逻辑块互连线(一般具有变化的长度和速度)在阵列中提供逻辑块之间的信号和时钟互联。在一类可商业购买到的PLD中，逻辑块被称为复杂逻辑块或CLB。每个CLB包括一对片。每个CLB中的两片彼此间没有直接连接并且被编组在不同的列内。然而，每个列中的片被连接到上面和下面CLB的片，形成独立的进位链。例如，在第一和第二列中的每个片分别从前面的CLB接收进位输入(Cin)信号并产生提供给下一个CLB的进位输出信号。 

每一片一般包括四个逻辑单元(此后简单地被称为“单元”)。每个单元包括6-输入逻辑函数发生器(一般被称为查找表(LUT))、用于接收并产生Cin和Cout进位信号的运算电路、用于产生寄存输出的输出寄存器、未寄存的输出和执行ROM功能的储存元件。LUT可以被配置为单一的6-输入LUT，或两个五输入LUT，二者接收同一组输入(例如A1-A5)。 

对于具有片的基于CLB的PLD的更多细节，参见例如“Virtex-5用户指南(Virtex-5 User Guide)”，UG190(第3.0版)，2007年2月2日，Xilinx公司出版，加利福尼亚州圣何赛，155-181页，其为任何目的以引用方式并入本文。 

有关上述单元的问题在于其在执行逻辑、多个寄存器、运算功能中缺乏灵活性和局限性以及缺乏有效地把逻辑功能压缩到单元中的灵活性。 

因此需要带有复杂逻辑块(CLB)的可编程逻辑器件(PLD)，CLB限定这些片具有带有改进的逻辑、寄存器、运算器、逻辑压缩和计时功能和性能的一个或多于一个逻辑单元。 

发明内容

公开了带有逻辑单元的基于复杂逻辑块(CLB)的可编程逻辑器件(PLD)，这些逻辑单元具有改进的逻辑、寄存器、运算、逻辑压缩以及定时功能和性能。PLD的CLB被分别安排成阵列的行与列并且由多个互连线互联。每个所述多个CLB具有安排在第一列和第二列的第一片逻辑单元和第二片逻辑单元。在这些片的每列的每个逻辑单元之间提供第一和第二进位链。至少一个逻辑单元包括一个或多于一个的查找表和运算电路，该查找表用于在提供给一个逻辑单元的一组信号上植入逻辑功能，该运算电路被配置为接收进位输入信号并产生形成部分第一进位链的进位输出信号。在一个实施例中，该逻辑单元还包括第一输出寄存器和第二输出寄存器并且由该逻辑单元产生的一组输出在第一输出寄存 器和第二输出寄存器之中被分区。在另一个实施例中，经由寄存器反馈连接提供一个寄存器的输出作为单元的一个查找表的输入。在又一个实施例中，提供给第一和第二查找表的一组输入是不同的，相对于仅有同一组输入，通过使能每个单元在不同的两组输入上执行逻辑功能，使能了更高程度的逻辑效率或“压缩”。最后，在另一个实施例中，运算逻辑电路能够产生两个和数(SUM)输出信号。 

附图说明

本发明可通过参照以下描述并结合附图得到最好的理解，这些附图图示说明了本发明的具体实施例。 

图1是依照本发明图示说明可编程逻辑器件的框图。 

图2是依照现有技术用于基于CLB的PLD体系结构的逻辑单元的框图。 

图3是依照本发明一个实施例的具有增强的寄存器功能性的逻辑单元。 

图4是依照本发明另一个实施例的具有寄存器反馈的逻辑单元。