[发明专利]基于块的视频解码的帧存储压缩和地址映射系统

权利要求书

1.基于块的MPEG视频解码的帧存储压缩和地址映射系统，其特征在于，含有：由熵解码电路、反变换和反量化电路、加法电路、运动补偿电路、主控制器、显示控制电路、重压缩电路、第1解压缩电路、第2解压缩电路、以及存储控制器组成的解码器，还有片外存储器和显示器，其中：

熵解码电路，输入是压缩比特流，输出是变换后的频域系数，

反变换和反量化电路，输入端与所述熵解码电路的输出端相连，再经过反变换和反量化后得到象素域数据输出，输出端接加法电路的输入端对于I帧中的每个宏块得到的是图像数据，先进行重压缩后再帧存储，对于前向预测帧P和双向预测帧B得到的是残差数据，则需要与所述运动补偿电路输出的参考帧相加后，再进行重压缩；

运动补偿电路，数据输入端与第1解压缩电路的输出端相连，数据输出端接加法电路的另一个输入端，在主控制器的控制下，运动补偿电路得到前向预测帧P和双向预测帧B所需的参考帧数据；

显示控制电路，数据输入端接第2解压缩电路的输出，数据输出端接外部显示器，该电路在主控制器的控制下，将第2解压缩电路输出的数据送到显示器进行显示；

重压缩电路，输入端与加法电路的输出端相连，输出端与存储控制器的数据输入端相连，将输入数据以8×8的块为单位，按以下步骤进行重压缩处理：

步骤(1)，按以下方法判断，从所述加法电路输出的数据按原数据存储，还是对数据进行压缩再存储：

若一个块中不同数据的个数大于16，则按照原数据存储，

若一个块中不同数据的个数小于或等于16，则对其压缩存储；

步骤(2)，建立每个块的存储方式说明字段，含有：

存储方式，位于第0个比特，包含按原数据存储和压缩存储两种方式，

空位，位于第1个比特，

编码比特数，位于第2、第3两个比特，对应于1～4比特，共4种编码的方式，

字典元素个数，位于第4～7比特，对应1～16共16种字典元素个数的情况；

步骤(3)，若按原数据存储，则存储的内容在存储方式说明字段后即为原始块数据；

步骤(4)，若压缩存储，则存储的内容在存储方式说明字段后为字典元素数据，每个字典元素用8个比特表示，字典元素的个数为步骤(2)中所述的字典元素个数所说明，字典元素后为对原始块数据的编码，即压缩后数据，对于不同的字典元素个数，块内数据采用如下编码方式：

1～2个字典元素，采用1比特，

3～4个字典元素，采用2比特，

5～8个字典元素，采用3比特，

9～16个字典元素，采用4比特，

步骤(5)，把步骤(3)或步骤(4)的结果送入所述存储控制器：在宏块中，按照从左到右、从上到下的顺序依次把8×8块的数据输入；

所述重压缩电路含有：控制单元、8bit比较器、数据缓存单元、第1计数器、第2计数器、16:1选择器、1:16复用器、以及8bit的寄存器组R0至R15，其中：

8bit比较器，其输入端A0在所述步骤(1)时与所述重压缩电路的输入端相连，在其他步骤时与数据缓存的输出端相连，而输入端A1与16:1选择器的输出端相连，比较结果通过输出端送入控制单元；

数据缓存单元，其输入端与所述重压缩电路的输入端相连，在步骤(1)时，输入数据通过输入端依次缓存；

1:16复用器，16个数据输出端D0～D15分别与8bit的寄存器组的单元R0～R15相连，数据输入端与所述重压缩电路的输入端相连，选择控制端S0～S3接第1计数器的计数输出端，而其使能控制端接控制单元输出的控制信号；

16:1选择器，其16个数据输入端D0～D15分别与8bit的寄存器组的单元R0～R15相连，选择控制端S0～S3接第2计数器的计数输出端，使能控制端的信号由控制单元输出；

第1计数器，计数时钟为系统时钟CLK，在控制单元输出的信号控制下进行步骤(1)中不同数据个数的计数；

第2计数器，计数时钟为系统时钟CLK，在控制单元输出的信号控制下进行步骤(4)中数据压缩的控制计数；

控制单元，控制时钟为系统时钟CLK，根据输入的第1计数器的计数输出、第2计数器的计数输出、以及8bit比较器的输出信号，输出待存储的数据到存储控制器的数据输入端；

8bit的寄存器组R0～R15，分别存储步骤(1)中的不同的数据；

第1解压缩电路，数据输入端与所述存储控制器的输出端相连。该解压缩电路的数据输出端则和所述运动补偿电路的输入端相连，按以下步骤对所述存储控制器从片外存储器调出的压缩数据进行解压缩后，作为参考数据输入所述运动补偿电路，

步骤(1′)，对于一个块的第1个字节数据，判断出当前块的存储方式；

步骤(2′)，若为原始数据存储则把其后续数据作为象素数据依次输出；

步骤(3′)，若为压缩存储数据，则根据前4个比特判断字典元素的个数，记为N，并根据后续的2个比特判断编码比特数，记为M；

步骤(4′)，先把N个字典元素存入寄存器，再依次截取M比特根据其数据值选择相应寄存器中的数据输出，即为解压缩后的原始数据；

所述解压缩电路含有：判断和控制单元、16:1选择器、1:16复用器、以及8bit的寄存器组R0～R15，这些模块都在系统时钟CLK的控制下协同工作，其中：

16:1选择器，其16个输入端D0～D15分别与8bit的寄存器组的单元R0～R15相连，选择输入端S0～S3为判断和控制单元输出的信号，输出端与判断和控制单元相接；

1:16复用器，其输入端与判断和控制单元相接，输入的数据为判断和控制单元得到的步骤(4)中的字典元素，16个输出端D0～D15分别与8bit的寄存器组的单元R0～R15相连，选择输入端S0～S3为判断和控制单元输出的信号；

判断和控制单元，解压缩电路的输入数据送入此单元，控制16:1选择器和1:16复用器的数据选择，并通过16:1选择器输出端输出的数据得到解码数据输出，即为解压缩电路的输出；

8bit的寄存器组R0～R15，用于存储字典元素数据；

第2解压缩电路，内部组成结构与第1解压缩电路相同，其数据输入端与所述存储控制器的输出端相连，该解压缩电路的输出数据被送入显示控制电路；

片外存储器，与所述存储控制器互连，该片外存储器是一个SDRAM存储器，有4个存储阵列；

存储控制器，把上下左右相邻的10个宏块存储在所述片外存储的4个存储阵列中的同一行，每个存储阵列的一行存入了4个宏块的亮度数据，或者8个宏块的色度数据；所述存储控制器把压缩后的数据依据显示控制电路的命令通过第2解压缩电路送入显示控制电路，然后在显示控制电路控制下在显示器中显示；

主控制器：通过控制总线与所述熵解码电路、反变换和反量化电路、存储控制器、显示控制电路、以及重压缩电路互联。