[发明专利]层间介质层的平坦化方法及接触孔的形成方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种层间介质层的平坦 化方法及接触孔的形成方法。

背景技术

半导体集成电路芯片的工艺制作利用批量处理技术，在同一硅衬底 上形成大量各种类型的复杂器件，并将其互相连接以具有完整的电子功 能。随着超大规模集成电路的迅速发展，芯片的集成度越来越高，元器 件的尺寸越来越小，因器件的高密度、小尺寸引发的各种效应对半导体 工艺制作结果的影响日益突出，尤其在工艺进入65nm以后，对半导体工 艺提出了更多、更高的要求。

以在层间介质层内形成接触孔为例，图1至图4为说明现有技术中接 触孔的形成方法的器件剖面图。其中，图1为现有技术中形成器件基本结 构后的器件剖面图，如图1所示，在硅衬底101上形成了底部具有栅氧化 层(Gate Oxide)103的栅极104，在各器件间形成了隔离沟槽102；在各 栅极侧壁上形成了栅极侧壁层105，实现了对栅极104的良好保护，并以 栅极104和侧壁层105为掩膜，在硅衬底101内以离子注入的方式在栅极之 间形成了源/漏极掺杂区107和108。

图2为现有技术中形成接触刻蚀停止层后的器件剖面示意图。如图2 所示，在衬底表面覆盖一层接触刻蚀停止层(CESL，Contact Etch Stop Layer)110，该层一般为高应力的氮化硅层，其具有的应力可以有效提高 器件沟道内的载流子特性，进而提高器件的电性能。

图3为现有技术中形成层间介质层后的器件剖面示意图。如图3所示， 在硅片表面再覆盖一层层间介质层120，一般为氧化硅层，该层既可以在 电学上隔离器件和互连金属层，又可以在物理上将器件与可移动粒子等 杂质源隔离开。

当工艺结点进入65nm以后，相邻两个器件的栅极之间的间距进一步 减小，为了提高其之间的层间介质层120的填充效果，通常会采用填充较 果较好的高密度等离子体化学气相沉积方法(HDP-CVD，high density plasma Chemical Vapor Deposition)沉积该层间介质层120。

如图3所示，采用HDP-CVD的方法形成的层间介质层120具有较好的 间隙填充效果，但其沉积形成的薄膜在晶圆内(WIW，Within Wafer)的 平整度较差。

虽然在形成层间介质层后，还会利用化学机械研磨(CMP，Chemical Mechanical Polishing)方法平坦化晶圆表面的薄膜，但对于CMP工艺而言， 其同样具有管芯(die)内的薄膜平坦化效果较好，整个晶圆内的平坦化 效果并不理想的特点。

图4为现有技术中对层间介质层进行平坦化处理后的器件剖面图，如 图4所示，在利用CMP进行平坦化处理后，虽然各管芯内薄膜明显的凹凸 不平已消除，但从整个晶圆来看，其的平整度仍不理想。

而当工艺结点进入65nm以后，这一薄膜厚度的不平整会对器件的后 续制作造成影响，其中最直接影响到的是随后进行的接触孔的形成工艺， 由于晶圆内薄膜厚度不同，一方面会使得光刻时在晶圆内的不同位置形 成的接触孔图形的线宽有所不同，导致接触孔间的一致性较差；另一方 面会使得在刻蚀接触孔的过程中出现过刻蚀或未刻蚀到位的现象，导致 接触孔的形成质量较差，生产的成品率较低。

发明内容

本发明提供一种层间介质层的平坦化方法及接触孔的形成方法，以 改善现有的因形成的层间介质层在晶圆内的平整度较差，而导致的接触 孔的形成质量及一致性较差的现象。

本发明提供的一种层间介质层的平坦化方法，包括步骤：

提供衬底，且所述衬底上已具有栅极结构；

在所述衬底上进行高密度等离子体化学气相沉积，形成第一层间介 质层，且所述第一层间介质层的厚度大于所述栅极结构的高度；

对所述第一层间介质层进行平坦化处理；

在所述平坦化处理后的衬底上进行等离子体增强化学气相沉积，形 成第二层间介质层。

可选地，所述第一层间介质层的沉积厚度在2000至4000之间， 所述第一层间介质层在进行平坦化处理时去除的厚度在1000至3000之间，所述第二层间介质层的厚度在3000至5000之间。

可选地，所述第一层间介质层与第二层间介质层为含磷的氧化硅层 或未掺杂的氧化硅层。

可选地，所述平坦化处理采用化学机械研磨方法实现。