[发明专利]中断合成方法和中断合成装置以及模块化主机系统

说明书

技术领域

本发明涉及中断处理技术，特别涉及一种中断合成方法、一种中断合成装置、以及一种模块化主机系统。

背景技术

模块化主机系统包括中央处理器(CPU)和多个插卡槽位，且插卡槽位可插接具有各种功能的插卡模块，从而便于模块化主机系统的功能扩展。

为了实现CPU实时响应插卡模块中的事件，每个插卡模块通过中断信号向CPU请求事件处理，但是由于CPU的中断管脚有限，不可能与每个插卡模块一一对应，所以需要将来自各插卡模块的中断信号进行合成后再上报到CPU，中断信号的合成可以由可编程逻辑器件来实现。实际应用中，中断分为沿触发和电平有效两种，为了确保不丢中断，目前普遍采用的是电平有效方式。

图1为现有能够实现中断合成的模块化主机系统的结构示意图。如图1所示，以8个插卡模块、中断信号为电平有效方式、且为低电平时有效为例，中断信号1～8分别为插卡模块1～8(图中未示出)输出的中断信号，并分别输入至可编程逻辑器件的8个输入管脚。在图1中，作为中断合成装置的可编程逻辑器件中包括中断状态寄存器和与门。

中断信号1～8输入至中断状态寄存器，该中断状态寄存器中的每一位分别用于记录中断信号1～8当前的电平值。由于不同的电平值反映中断信号是否有效，因而可以看作中断状态寄存器中记录了8个插卡模块的中断状态是否有效，即是否上报了中断。

中断信号1～8还输入至与门，这样，中断信号1～8中只要有一个为表示中断有效状态的低电平，则与门的中断请求(IRQ)管脚输出至CPU的信号就为低电平，使得IRQ管脚有效，即向CPU上报中断以通知CPU读取所记录的中断有效状态。

而CPU只要检测到IRQ有效，则读取可编程逻辑中的中断状态寄存器所记录的8个插卡模块的中断状态，从中断有效状态的插卡模块中读取中断信息，并执行相应的事件处理。

此外，只要中断信号1～8的电平值变为表示无效的高电平，则中断状态寄存器中记录的对应插卡模块的中断状态也会随之变为无效；同时，可编程逻辑器件的IRQ管脚相应地也变为无效。

此后，可编程逻辑器件继续对来自8个插卡模块的中断信号1～8进行合成，并在有中断信号有效时再次按照上述方式向CPU上报。

从图1所示可知，如果有插卡模块中断异常，例如，该插卡模块输出的中断信号一直处于有效状态，则相应地，可编程逻辑器件的IRQ管脚也将一直有效、中断状态寄存器中也一直记录该插卡模块的中断状态为有效，从而使得CPU不断读取中断状态寄存器、并一直处理该插卡模块的中断，进而导致模块化主机系统挂死。

可见，现有模块化主机系统中的中断合成方式无法避免由于插卡模块的中断异常而导致的挂死，因而使得中断合成的可靠性不高。

发明内容

有鉴于此，本发明提供了一种中断合成方法、一种中断合成装置、以及一种模块化主机系统，能够提高模块化主机系统对中断合成的可靠性。

本发明提供的一种中断合成方法，应用于包括中央处理器CPU和多个插卡模块的模块化主机系统，该方法包括：

分别对各插卡模块输出的中断信号进行波形整形，使得波形整形后的各中断信号在每次从无效变为有效后，其有效部分的长度与预设中断有效周期相等；

分别对波形整形后的各中断信号连续地进行采样，记录采样得到的对应插卡模块的中断有效状态，并通知所述CPU读取所记录的中断有效状态；

在所述CPU每次完成读取之后的预设读清周期内清空所记录的所有中断有效状态。

在所述中断信号从无效变为有效后，该方法进一步包括：对该中断信号的有效部分延迟一个系统时钟周期，使得该有效部分的开始时刻与系统时钟同步。

所述对波形整形后的中断信号连续地进行采样包括：以所述系统时钟为采样时钟，对波形整形后的中断信号连续地进行采样。

在CPU每次完成读取之后、清空所记录的所有中断有效状态之前，该方法进一步包括：将读清周期延迟一个系统时钟周期，使得所述读清周期与系统时钟同步。

在所述读清周期内，该方法进一步包括：禁止所述采样的执行。

所述中断有效周期与所述读清周期满足如下条件：

对波形整形后的中断信号中，长度等于所述中断有效周期的有效部分采样并记录的中断状态，如果在所述读清周期之前未被CPU读取，则该有效部分在所述读清周期之后仍能够被再次采样得到。

所述中断有效周期为4个所述系统时钟周期、所述读清周期为1个所述系统时钟周期。