[发明专利]静电放电保护电路的晶体管布局

说明书

技术领域

本发明是有关于一种静电放电保护电路，且特别是有关于一种静电放电保护电路的晶体管布局。

背景技术

静电放电(electrostatic discharge，ESD)为自非导电表面的静电移动的现象，其会造成集成电路中的半导体与其它电路组成的损害。例如，当在地毯上行走的人体、在封装集成电路的机器或测试集成电路的仪器等常见的带电体，接触到芯片时，将会向芯片放电，此静电放电的瞬间功率有可能造成芯片中的集成电路损坏或失效。

为了防止集成电路因静电放电现象而损坏，在集成电路中都会加入静电放电保护元件的设计。一般而言，静电放电保护元件有许多的设计方式，其中一种常见的方式就是利用金属氧化物半导体(metaloxide semiconductor，MOS)晶体管来布局，以达到静电放电保护的作用。而现行利用MOS晶体管作为静电放电保护元件的技术通常是透过MOS晶体管底下所产生寄生双载子接面晶体管的导通来排放静电放电电流。此外，藉由衬底触发(substrate trigger)技术可提高衬底偏压以降低静电放电保护元件的触发电压。由于电阻与电压成正比，因此，通常业界在设计静电放电保护元件的布局时，经常以阱区、浅沟道隔离结构(shallow trench isolation，STI)或场氧化层(field oxide，FOX)来增加衬底电阻，以藉由衬底电阻的增加来提高衬底偏压，进而改善静电放电防护能力。

但是，上述利用高电阻来帮助静电放电防护能力的方式，也会造成在正常操作时保护元件本身的衬底电位不稳定，进而影响保护元件在正常操作时的运作能力。另一方面，对于静电放电保护元件而言，若没有适当的布局安排或特殊的设计，当遭受到静电放电的冲击下，往往会造成不均匀的导通(turn on)现象，而影响静电放电防护能力。

因此，如何设计及制作出适当的静电放电保护元件布局，且必须不影响元件的正常操作，已成为业界极力发展的重要课题之一。

发明内容

有鉴于此，本发明的主要目的在于提供一种静电放电保护电路的晶体管布局，能够藉由增加衬底电流，进而提高衬底偏压，改善习知的不均匀导通现象，以提高静电放电防护能力。

本发明提出一种静电放电保护电路的晶体管布局，其包括：第一导电型衬底、第二导电型环状阱区、二第一导电型的第一掺杂区、与至少一第二导电型金属氧化物半导体晶体管。其中，第二导电型环状阱区配置于第一导电型衬底中。二第一导电型的第一掺杂区配置于由第二导电型环状阱区所围绕的第一导电型衬底中。另外，至少一第二导电型金属氧化物半导体晶体管配置于二第一导电型的第一掺杂区之间的第一导电型衬底上，第二导电型金属氧化物半导体晶体管具有一源极、一栅极与一漏极。其中，第二导电型环状阱区与漏极耦接一第一电压源。第一导电型的第一掺杂区的其中之一与源极耦接一第二电压源。第一导电型的第一掺杂区的另一耦接一衬底触发电路。

依照本发明的一实施例所述的静电放电保护电路的晶体管布局，上述的第一导电型为P型，第二导电型为N型。

依照本发明的一实施例所述的静电放电保护电路的晶体管布局，上述的第一导电型为N型，第二导电型为P型。

依照本发明的一实施例所述的静电放电保护电路的晶体管布局，其可进一步包括一隔离结构，配置于第二导电型环状阱区、二第一导电型的第一掺杂区与第二导电型金属氧化物半导体晶体管之间。其中，隔离结构例如是浅沟道隔离结构或场氧化层。

依照本发明的实施例所述的静电放电保护电路的晶体管布局，当晶体管布局接收到一正的静电电流时，漏极、第一导电型衬底与源极构成寄生双载子接面晶体管，以释放该正的静电电流。

依照本发明的实施例所述的静电放电保护电路的晶体管布局，当晶体管布局接收到一负的静电电流时，与第二电压源耦接的第一导电型的第一掺杂区分别与漏极以及与其相邻的第二导电型环状阱区构成PN二极管，以释放该负的静电电流。

在一实施例中，还可包括有第一导电型的第二掺杂区，其配置于第二导电型环状阱区外侧的第一导电型衬底中。而且，当晶体管布局接收到负的静电电流时，第一导电型的第二掺杂区与第二导电型环状阱区构成PN二极管，以释放该负的静电电流。