[发明专利]内连线制作方法

说明书

技术领域

本发明涉及一种半导体技术领域，且特别涉及一种内连线制作方法。

背景技术

随着集成电路(Integrated Circuit，IC)的元件尺寸缩小，内连线制作方法中介电层的接触窗(contact hole)深宽比(aspect ration)也随之日趋提高，并造成维持局部连线品质的许多困难。

以使用钨金属作局部连线且接触窗开口尺寸大于0.2微米(um)的内连线制作方法为例，一般是以物理气相沉积技术(PVD)形成含钛/氮化钛(Ti/TiN)的堆叠层，作为后续形成的导电层(钨)的阻障层(barrier layer)及黏着层(adhesion layer)。但随接触窗开口缩减(深宽比提高)，PVD技术的断路(open)问题也变得非常明显。此外，使用金属有机物化学气相沉积法(MOCVD)以及离子化金属等离子体(Ionized Metal Plasma，IMP)技术虽然可增加接触窗底部的覆盖率，但仍有MOCVD氮化钛膜含太多碳、氢及氧等杂质及悬突现象(over hang)的问题。

目前以利用搭配TiCl₄的Ti以等离子体辅助化学气相沉积(PECVD)技术，以及搭配TiCl₄的TiN以化学气相沉积技术(CVD)进行沉积的内连线制作方法，能获得较高的整体工艺品质，除了覆盖顺形性(conformality)较佳外，堆叠层的成膜阻值也在可接受范围内且成本也较便宜；然而，搭配TiCl₄以PECVD进行Ti沉积却仍有堆叠层与硅基材反应生成的钛硅化合物不够均匀的问题。

发明内容

有鉴于此，本发明提供一种内连线制作方法，在沉积导电层之前对半导体基材进行一次热处理，以获得较佳的接触窗条件。

根据本发明，提出一种内连线制作方法。首先，提供具有导电区域的半导体基材。然后，形成具有接触窗的介电层以覆盖此半导体基材，且接触窗暴露部分的导电区域。接着，对覆盖有介电层的半导体基材进行热处理。最后，形成导电层于介电层上。

根据本发明，另提出一种内连线制作方法。首先，提供具有导电区域的半导体基材。其次，形成具有接触窗的介电层以覆盖半导体基材，且接触窗暴露部分的导电区域。接着，对覆盖有介电层的半导体基材进行热处理，用以修复导电区域。再来，使用包含四氯化钛的反应气体来形成含钛的第一层及含氮化钛的第二层，第一层覆盖接触窗表面及导电区域，第二层覆盖第一层。然后，形成导电层覆盖第二层。

为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。

附图说明

图1为依照本发明的内连线制作方法的流程图；以及

图2A～2D为分别为依照本发明优选实施例的钨局部内连线制作方法的工艺剖面图。

附图标记说明

200：半导体基材     200A：导电区域

210：介电层         210C：接触窗

221：阻障层         222：黏着层

223：钛硅化合物层   230：导电层

具体实施方式

请参照图1，为依照本发明的内连线制作方法的流程图。首先，在步骤110中，提供具有导电区域的半导体基材。然后，在步骤120中，形成具有接触窗的介电层以覆盖此半导体基材，且接触窗暴露部分的导电区域。接着，在步骤130中，对覆盖有介电层的半导体基材进行热处理。最后，在步骤140中，形成导电层于介电层上，导电层并透过接触窗电性连接导电区域。

以下将以应用于目前使用TiCl₄的钨局部内连线制作方法为例进一步具体说明本发明的内连线制作方法，但本领域技术人员当可理解本发明可应用于任何集成电路中来改善接触窗条件，以提升集成电路整体效能，也使得IC工艺设计更具有弹性。

请依序参照图2A～2D，分别为依照本发明优选实施例的钨局部内连线制作方法的工艺剖面图。如图2A所示，为步骤110中提供的具有导电区域200A的半导体基材200。导电区域200A(以斜线部分表示)例如是对应晶体管元件的漏极或源极等掺杂区。半导体基材200例如包括多个晶体管元件(未绘示)。