[发明专利]Q值改善的具有硅贯通孔围篱的芯片上电感器

说明书

技术领域

本发明涉及一种半导体装置结构，尤其涉及一种芯片上电感器的屏蔽结构。

背景技术

目前的逻辑电路中越来越多嵌入电感器于芯片上。图1A说明一芯片上螺旋电感器100，其由一螺旋金属线106所形成。电感器100的一第一端102与螺旋金属线106在同一层金属层。一第二端104通过贯通孔120及另一层金属层上的一金属线110而与螺旋金属线106的末端连接。图1B显示芯片上螺旋电感器100在位置A-A’的一剖面图。电感器100形成于一半导体基材140顶上的一介电材料130中。

这些逻辑电路的效益十分仰赖电感器的质量，其中，差的硅制程之电感器质量因子(Q)导致电路效益衰退，尤其是对于射频(RF)及微波频率。电感器品质因子(Q)定义为：

电感器Q在高频时会衰退，这是因为能量消散于半导体基材中。十亿赫(gigahertz)频率经由基材的噪声耦合已有报导。当电感器占据实质芯片面积，其可潜在地作为有害噪声耦合之来源及接收器。因此，使包含基材的环境材料与电感器去耦合，可以增加电感器的整体效率：增加Q，改善绝缘及简化模式。

图2为一图案化接地屏蔽(PGS)203的一剖面图，图案化接地屏蔽(PGS)203典型地用于使电感器100与半导体基材140去耦化。PGS 203一般嵌在电感器100与基材140之间，且以一多晶硅层或一金属层所形成。然而，找到PGS 203最佳化宽度及间距以达到最大Q改善常常是困难的。PGS 203形成在介电层130中也限制其改善电感器100的Q之效能。

正因如此，期待的是芯片上电感器的一替代屏蔽结构，具有新半导体制程的优势，且这些替代屏蔽结构也通常可扩增至传统的屏蔽结构。

发明内容

因此，本发明提供一种半导体结构，提供芯片上电感器之绝缘。根据本发明的一方面，半导体结构包含一半导体基材、形成于第一半导体基材上的一个或多个芯片上电感器、在一个或多个芯片上电感器之近处形成贯穿第一半导体基材的多个硅贯通孔、以及与多个硅贯通孔中至少一者耦合接地的一个或多个导体，其中，多个硅贯通孔提供一个或多个芯片上电感器之绝缘。

根据本发明之另一方面，与多个硅贯通孔中至少一硅贯通孔耦合接地的一个或多个导体由半导体基材之金属化背部所形成。

再者，通过延伸多个硅贯通孔来产生与图案化接地屏蔽导体之接触，可以结合传统的图案化接地屏蔽与本发明之半导体结构。除此之外，于堆叠式芯片应用上，顶及底芯片可在芯片上电感器之近处具有硅贯通孔。

通过以下具体实施例伴随所附的示意图的描述，将可对本发明的架构、操作方法以及其它的目的与其优点有最佳的了解。

附图说明

图1A及1B说明一芯片上螺旋电感器。

图2说明芯片上螺旋电感器的一传统图案化接地屏蔽。

图3A及3B说明根据本发明的第一实施例，由硅贯通孔及一金属化背部所形成的一第一电感器。

图4A及4B说明根据本发明的第二实施例，结合硅贯通孔及传统图案化接地屏蔽的一第二电感屏蔽结构。

图5说明根据本发明的一第三实施例，将硅贯通孔屏蔽结构用在面对面堆叠芯片上。

图6说明根据本发明的一第四实施例，硅贯通孔及传统图案化接地屏蔽的结合用在面对面堆叠芯片上。

图7说明根据本发明的一第五实施例，实施硅贯通孔的面对背堆叠芯片。

图8说明根据本发明的一第六实施例，实施硅贯通孔及传统图案化接地屏蔽的结合的面对背堆叠芯片上。

图9A及9B说明根据本发明的第七实施例，由图案化金属化背部及硅贯通孔所形成的一电感屏蔽结构。

此说明书中所含的图式及其它部分用于说明本发明的某些方面。通过参考例式及说明于图中的未限制的实施例，使得本发明有更清楚的概念，以及使本发明所提供的元件及操作将变得可显而易见，其中，类似的元件符号(如果它们出现在不只一张图中)将称为相同的元件。通过参考结合在此呈现说明的一个或多个图式，本发明将有更佳的了解。在此需要注意的是，说明于图中的特征并非依比例绘制。

具体实施方式

以下提供一种以硅贯通孔(through-silicon-vias，TSV)为主的屏蔽结构的详细说明以改善芯片上电感器的质量因子(Q)。