[发明专利]一种防止异域时钟动态切换毛刺的方法和电路

说明书

技术领域

本发明主要应用于低功耗管理设计时，同一模块的时钟需要在两个不同域的时钟间动态切换的电路中，可用于集成电路卡芯片、便携式消费类电子中用到的控制芯片等各种有低功耗要求的集成电路设计中，也可用于其他需要进行异域时钟动态切换的电路中。

背景技术

在电子产品中，集成电路芯片是重要的组成部分，芯片的功耗很大程度上决定了整个产品的功耗。所以，在芯片设计中，低功耗设计已经成为一个专门的研究领域。

SoC中CMOS电路功耗有两类：一是静态功耗，主要是由静电流、漏电流等因素造成；二是动态功耗，主要是由电路中信号变换时造成瞬态开路电流(crowbar current)和负载电流(load current)等因素造成，它是SOC芯片中功耗主要来源。时钟频率是影响动态功耗重要因素，它工作频率越高，功耗也就越大。但在很多时候，所有模块并不是工作在同一时钟频率，或者同一个模块在不同时段可以工作在不同时钟频率，可用动态配置SOC系统时钟来实现。动态地配置SOC系统时钟频率是以不牺牲系统性能为前提，动态地管理系统工作频率来降低SOC功耗。

动态地配置整个系统的时钟频率，虽然可以很方便地控制好整个SoC芯片的功耗，但同时也带来了一些负面影响。功耗管理单元中的多路选择器和门控时钟电路是最有可能产生毛刺的，而毛刺对同步数字系统是致命的。它会导致同步的失败、数据的丢失、寄存器进入亚稳态，更为严重的是，使整个同步系统的功能失败。毛刺的产生是因为那些输入信号的时序匹配出现了问题，没有按照既定的顺序出现，或者说那些信号转换的时机不合适。因此在RTL设计时要保证做到时序的匹配，以降低毛刺产生的可能性。

发明内容

本发明提出了一种防止异域时钟动态切换毛刺的方法，有效消除时钟切换过程中可能出现的竞争，从而达到防止异步时钟动态切换时出现毛刺的目的，提高电路的稳定性与可靠性。

在同一时刻，如果一个组合逻辑门的输入信号有两个或两个以上同时发生状态改变，由于这些输入信号是经过不同的路径产生的，使得它们状态改变的时刻有细小的时间先后差别，这种差别可能导致输出结果信号上一些短暂的中间状态，形成毛刺。这些毛刺可能会产生一些不期望的结果，并经电路向后传播，引起整个电路功能上的错误。本发明通过设计时钟切换使能信号的时序，消除时钟切换使能信号与切换时钟之间的竞争，避免在同一时刻发生两个方向上的翻转，不管输入信号上的翻转哪一个先发生，也不会导致切换后的时钟上出现毛刺。

如图1所示，一般的异域时钟动态切换电路，是在两路时钟Clk1和Clk2间设计一个两路选通器。当切换条件满足时，如SwitchEn为“0”，则输出时钟Clk切换到Clk1；如SwitchEn为“1”，则输出时钟Clk切换到Clk2。由于切换点和切换使能信号SwitchEn在时钟的同一个沿变化，而作为时钟切换源的Clk1和Clk2又是异域时钟，两者的相位不固定，所以很容易存在竞争，此竞争进而可能产生毛刺或时钟周期不全。图2是图1所示电路的时序波形图，切换使能信号SwitchEn在Clk1的上升沿触发为“1”，输出时钟由Clk1切换到Clk2；在Clk2的上升沿触发为“0”，输出时钟由Clk2切换回Clk1。但由于传输延迟，SwitchEn的上升沿有可能比Clk1的上升沿后发生，这就会导致图2中所示的输出时钟Clk上的“毛刺”；同理，SwitchEn的下降沿有可能比Clk2的上升沿后发生，这就会导致图2中所示的输出时钟Clk上的“周期不全”。

本发明通过消除切换时钟与切换使能信号之间的竞争，从而消除切换后时钟上的毛刺及周期不全。首先切换点和切换使能应避免在同一个时钟沿变化，如果切换使能信号在时钟的上升沿变化，那么切换点就应该在时钟的下降沿，反之亦然。本发明设计的电路首先对时钟切换使能做了跨时钟域同步处理，既消除了异域时钟信号采样造成的亚稳态，同时又改变了切换点所处的时钟沿，用与时钟切换使能变化沿不同的时钟边沿进行时钟切换使能的同步处理，如时钟切换使能在上升沿变化，则用时钟的下降沿对其进行同步处理；如时钟切换使能在下降沿变化，则用时钟的上升沿对其进行同步处理，并且在时钟切换点，先让输出时钟保持为固定电平，待时钟切换使能同步处理结束后再进行切换，这样有效消除了组合逻辑电路中的竞争，输出的时钟Clk上也就不再会出现毛刺及周期不全，从而提高电路工作的稳定性与可靠性。