[发明专利]一种可重构的乘法器无效
申请号: | 200810116397.5 | 申请日: | 2008-07-09 |
公开(公告)号: | CN101625634A | 公开(公告)日: | 2010-01-13 |
发明(设计)人: | 余洪敏;陈陵都;刘忠立 | 申请(专利权)人: | 中国科学院半导体研究所 |
主分类号: | G06F7/53 | 分类号: | G06F7/53 |
代理公司: | 中科专利商标代理有限责任公司 | 代理人: | 周国城 |
地址: | 100083北*** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 一种 可重构 乘法器 | ||
1、一种可重构的乘法器,其特征在于,包括:
输入单元,用于将乘数和被乘数分别输出至部分积产生单元;
部分积产生单元,用于对接收自输入单元的乘数和被乘数的每一位进行操作产生一个部分积,并输出给部分积压缩单元;
部分积压缩单元,用于对部分积产生单元输入的部分积进行进位保留加法器累加压缩,得到一排和信号以及一排进位信号,输出给最终积合成单元;
最终积合成单元,包括一低位超前进位加法器和一高位超前进位加法器,用于对接收自部分积压缩单元的一排和信号以及一排进位信号进行合并而产生积,并输出给输出单元;
输出单元,用于将接收自最终积合成单元的积采用异步操作或同步操作方式进行输出。
2、根据权利要求1所述的可重构的乘法器,其特征在于,所述输入单元包括一乘数寄存器、一乘数选择器、一被乘数寄存器和一被乘数选择器,其中,乘数和被乘数的每一位进入各自寄存器,然后寄存器的输出信号与寄存器的输入信号作为选择器的两个输入信号,在外部配置电路产生的选择信号的作用下选择输出哪一个信号至部分积产生单元,且乘数的每一位经过寄存器与选择器后的输出信号按三位一组,作为部分积产生单元中波茨编码器的输入信号。
3、根据权利要求1所述的可重构的乘法器,其特征在于,所述部分积产生单元包括一波茨编码器和一部分积产生器,波茨编码器对接收自输入单元的三位一组的输入信号进行编码,产生三个控制信号comp、shift、zero,并将产生的三个控制信号comp、shift、zero输出给部分积产生器;部分积产生器利用波茨编码器产生的三个控制信号comp、shift、zero控制被乘数依次经过寄存器和选择器的输出信号的每一位进行操作产生一个部分积,并输出给部分积压缩单元。
4、根据权利要求3所述的可重构的乘法器,其特征在于,所述部分积产生器利用波茨编码器产生的三个控制信号comp、shift、zero控制被乘数依次经过寄存器和选择器的输出信号的每一位进行操作产生一个部分积包括:
当shift、zero均为“1”,comp为“0”或“1”中的任一个时,部分积产生器的输出为0;当comp、shift、zero均为“0”时,部分积产生器的输出为被乘数a的对应位ai;当comp、zero均为“0”,同时shift为“1”时,部分积产生器的输出为被乘数a的对应位ai的低位信号ai-1,即左移一位;当comp、shift均为“1”,同时zero为“0”时,部分积产生器的输出为被乘数a的对应位ai的低位信号ai-1的取反ai-1,即左移一位并取反;当shift、zero均为“0”,同时comp为“1”时,部分积产生器的输出为被乘数a的对应位ai的取反ai。
5、根据权利要求1所述的可重构的乘法器,其特征在于,所述部分积压缩单元是一进位保留加法器阵列,对于18×18的可重构的乘法器,是采用8级的进位保留加法器来累加9排的部分积,其中第一排和第二排部分积作为第一级进位保留加法器的输入,这一级产生的和信号以及进位信号与第三排部分积作为第二级进位保留加法器的输入,然后以此类推;经过8级进位保留加法器累加后,输出两排信号即一排和信号与一排进位信号,输出给最终积合成单元。
6、根据权利要求5所述的可重构的乘法器,其特征在于,所述在8级的进位保留加法器阵列的中间即第4级和第5级进位保留加法器之间加入一排寄存器和选择器,来选择是采用带流水线的操作还是不带流水线的操作。
7、根据权利要求1所述的可重构的乘法器,其特征在于,所述最终积合成单元中的低位超前进位加法器和高位超前进位加法器,是低18位超前进位加法器和高18位超前进位加法器,该低18位超前进位加法器和高18位超前进位加法器将部分积压缩单元输入的两排信号分成低18位与高18位两组,每组由4个4位超前进位加法器和1个2位超前进位加法器来合并,其中4位超前进位加法器之间、4位超前进位加法器与2位超前进位加法器之间以及低位超前进位加法器和高位超前进位加法器之间都采用行波进位方式,最后产生36位的积,输出给输出单元。
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