[发明专利]一种可重构的乘法器

说明书

技术领域

本发明涉及集成电路及可编程门阵列(Field Programmable Gate Array简称FPGA)设计技术领域，具体涉及到FPGA芯片中专用乘法器模块的设计，为了满足日益增长的对信号处理能力的需求，本发明提供了一种用于FPGA芯片中的专用的可重构的乘法器。

背景技术

在多媒体及通信领域，一般要涉及到大量的数据运算。比如：在音视频处理中的离散余弦变换及其逆变换、快速傅里叶变换以及GSM通讯系统中的编码/解码等，每秒钟都要进行数百万次的数据运算，因此提高数据运算的速度具有非常重大的意义。

而乘法运算是这些数据运算中最主要也是最耗费时间的运算，因此高性能的乘法器在多媒体处理及通讯类芯片、现代微处理器、数字信号处理器以及FPGA芯片中具有很重要的地位。

发明内容

(一)要解决的技术问题

有鉴于此，为了提高FPGA处理数据运算的速度，本发明提供一种嵌入在FPGA芯片中的专用的可重构乘法器。

(二)技术方案

为达到上述目的，本发明提供了一种可重构的乘法器，包括：

输入单元，用于将乘数和被乘数分别输出至部分积产生单元；

部分积产生单元，用于对接收自输入单元的乘数和被乘数的每一位进行操作产生一个部分积，并输出给部分积压缩单元；

部分积压缩单元，用于对部分积产生单元输入的部分积进行进位保留加法器累加压缩，得到一排和信号以及一排进位信号，输出给最终积合成单元；

最终积合成单元，包括一低位超前进位加法器和一高位超前进位加法器，用于对接收自部分积压缩单元的一排和信号以及一排进位信号进行合并而产生积，并输出给输出单元；

输出单元，用于将接收自最终积合成单元的积采用异步操作或同步操作方式进行输出。

上述方案中，所述输入单元包括一乘数寄存器、一乘数选择器、一被乘数寄存器和一被乘数选择器，其中，乘数和被乘数的每一位进入各自寄存器，然后寄存器的输出信号与寄存器的输入信号作为选择器的两个输入信号，在外部配置电路产生的选择信号的作用下选择输出哪一个信号至部分积产生单元，且乘数的每一位经过寄存器与选择器后的输出信号按三位一组，作为部分积产生单元中波茨编码器的输入信号。

上述方案中，所述部分积产生单元包括一波茨编码器和一部分积产生器，波茨编码器对接收自输入单元的三位一组的输入信号进行编码，产生三个控制信号comp、shift、zero，并将产生的三个控制信号comp、shift、zero输出给部分积产生器；部分积产生器利用波茨编码器产生的三个控制信号comp、shift、zero控制被乘数依次经过寄存器和选择器的输出信号的每一位进行操作产生一个部分积，并输出给部分积压缩单元。

上述方案中，所述部分积产生器利用波茨编码器产生的三个控制信号comp、shift、zero控制被乘数依次经过寄存器和选择器的输出信号的每一位进行操作产生一个部分积包括：当shift、zero均为“1”，comp为“0”或“1”中的任一个时，部分积产生器的输出为0；当comp、shift、zero均为“0”时，部分积产生器的输出为被乘数a的对应位a_i；当comp、zero均为“0”，同时shift为“1”时，部分积产生器的输出为被乘数a的对应位a_i的低位信号a_i-1，即左移一位；当comp、shift均为“1”，同时zero为“0”时，部分积产生器的输出为被乘数a的对应位a_i的低位信号a_i-1的取反a_i-1，即左移一位并取反；当shift、zero均为“0”，同时comp为“1”时，部分积产生器的输出为被乘数a的对应位a_i的取反a_i。

上述方案中，所述部分积压缩单元是一进位保留加法器阵列，对于18×18的可重构的乘法器，是采用8级的进位保留加法器来累加9排的部分积，其中第一排和第二排部分积作为第一级进位保留加法器的输入，这一级产生的和信号以及进位信号与第三排部分积作为第二级进位保留加法器的输入，然后以此类推；经过8级进位保留加法器累加后，输出两排信号即一排和信号与一排进位信号，输出给最终积合成单元。

上述方案中，所述在8级的进位保留加法器阵列的中间即第4级和第5级进位保留加法器之间加入一排寄存器和选择器，来选择是采用带流水线的操作还是不带流水线的操作。